Post on 25-May-2019
Eletrônica Digital
Prof. Gilson Yukio Satosato[at]utfpr[dot]edu[dot]br
Registradores
Prof. Gilson Yukio Satosato[at]utfpr[dot]edu[dot]br
Registradores• O termo registrador geralmente se
refere a um conjunto de FFs• Ele pode ser chamado também de
registro• A entrada e a saída de dados podem
ser em série ou em paralelo• Alguns dispositivos comerciais podem
ter os dois tipos de entrada/saída
Registradores série/série
• Entrada de dados em série e saída de dados em série
• Shift register / registrador de deslocamento
• O deslocamento de dados pode ser para esquerda ou para a direita
• Alguns dispositivos comerciais podem fazer deslocamentos nos dois sentidos
Registrador de deslocamento
1DC1
SR
QSERIAL
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
Registrador de deslocamento para direita
Registrador de deslocamento
1DC1
SR
QSERIAL
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
Supondo que CLEAR’ = 0 e o PRESET’=1, todos FFs vão para 0
0
0 0 0 0
1
Registrador de deslocamento
1DC1
SR
QSERIAL
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
Consideramos CLEAR’=PRESET’=1 e fazemos SERIAL = 1. No próximo clock (borda de subida), FF1 armazenará o “1”da entrada SERIAL, o FF2 armazenará o “0” na sua entrada
que vem da saída do FF1 e assim por diante
10 0 0 0
Registrador de deslocamento
1DC1
SR
QSERIAL
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
Depois do clock, SERIAL vai a “0” novamente. No próximo clock, esse “0” será armazenado no FF1, o “1” na saída do FF1 (e entrada do FF2) será armazenado no FF2, o “0” na saída do FF2 será armazenado no FF3 e assim por diante
01 0 0 0
FF1 FF2 FF3 FF4
Registrador de deslocamento
1DC1
SR
QSERIAL
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
Depois do clock, SERIAL continua em “0”. No próximo clock, o “1” na saída do FF2 (e entrada do FF3) será armazenado
no FF3, os “0”s também se deslocam
00 1 0 0
FF1 FF2 FF3 FF4
Registrador de deslocamento
1DC1
SR
QSERIAL
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
Depois do clock, SERIAL continua em “0”. No próximo clock, o “1” na saída do FF3 (e entrada do FF4) será armazenado
no FF4, os “0”s também se deslocam
00 0 1 0
FF1 FF2 FF3 FF4
Registrador de deslocamento
1DC1
SR
QSERIAL
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
Depois do clock, SERIAL continua em “0”. No próximo clock, todos FFs voltam a armazenar “0”
00 0 0 1
FF1 FF2 FF3 FF4
Registrador de deslocamento
1DC1
SR
QSERIAL
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
O “1” foi deslocado ao longo do registrador
0 0 0 0
FF1 FF2 FF3 FF4
Registrador de deslocamento
CLK FF1 FF2 FF3 FF4
↑ 1 0 0 0
↑ 0 1 0 0
↑ 0 0 1 0
↑ 0 0 0 1
↑ 0 0 0 0
SERIAL = 0
Registrador de deslocamento
(Tocci et al., 2007)
Exercício
1DC1
SR
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
Complete o desenho de forma que o circuito se torne um registrador de
deslocamento para esquerda
Registrador paralelo/paralelo
1DC1
SR
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
Entrada de dados em paralelo, saída de dados em paralelo
D0
D1
D2
D3
Q0
Q1
Q2
Q3
Registrador paralelo/ paralelo
1DC1
SR
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
D0
D1
D2
D3
Q0
Q1
Q2
Q3
Supondo que CLEAR’ = 0 e o PRESET’=1, todos FFs vão
para 0
0
0
0
0
0
1
Registrador paralelo/ paralelo
1DC1
SR
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
D0
D1
D2
D3
Q0
Q1
Q2
Q3
Fazendo D0=D2=1 e D1=D3=0 e
aplicando uma borda de subida no
clock teremos Q0=Q2=1 e Q1=Q3=0
1
0
1
0
1
0
1
0↑
Registrador série/paralelo
1DC1
SR
SERIAL
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
Q0
&& & &
Q1 Q2 Q3
OE
Quando OE=1 (Output Enable) a saída fica disponível
Registrador paralelo/série
1DC1
SR
D0
CLK
PRESET
CLEAR
1DC1
SR
1DC1
SR
1DC1
SR
Quando L/S=1 (LOAD) os dados D0 a D3 serão carregados nos FFs no próximo clock. Quando L/S=0 o circuito opera como
um registrador de deslocamento para direita
&
&≥1
&
&≥1
&
&≥1
D1 D2 D3
Q
L/S
74xxx174
CP – Clock
MR’ – Master Reset
D0 a D5 – Entradas
Q0 a Q5 – Saídas
Registrador Paralelo/Paralelo (Tocci et al., 2007)
74xxx174
(Tocci et al., 2007)
(Philips)
Exercício
• Projete um registrador de deslocamento usando um 74174.
(Philips)
74HC/HCT3748 FFs D (entradas marcadas com 1D)
Clock sensível à borda de subida (C1)
∇- Saídas tri-state
As saídas ficam ativas quando a entrada EN é “0”. Caso contrário ficam em tri-state
(Philips)
74HC/HCT3738 latches transparentes (entradas marcadas com 1D)
Clock sensível ao nível alto (C1) – Em “1” o latch fica transparente
∇- Saídas tri-state
As saídas ficam ativas quando a entrada EN é “0”. Caso contrário ficam em tri-satate (Philips)
Tri-State
• Também chamada “terceiro estado” ou “alta impedância”
• Quando a saída está em tri-state, ela não apresente nem “1” nem “0”. Ela fica no “terceiro estado” ou em “alta impedância”
• As saídas tri-state são controladas por uma entrada de controle (OE – output enable ou EN – enable)
Princípio de Funcionamento
(Tocci et al., 2007)
Buffers Tri-State
(Tocci et al., 2007)
74HC125/126
(SG)
Aplicação Tri-state
(Tocci et al., 2007)
74xxx166
Registrador Paralelo/Série
(Tocci et al., 2007)
74xxx166
CLR’ – Clear ativo em nível baixo
SH/LD’ – Em “1” desloca dados, em “0” carrega dados das entradas a ...h
SER – Entrada serial de dados
CLK – Clock borda de subida
CLK INH – Habilita o clock
(Tocci et al., 2007)
74HC166
SRG 8 – Shift Register de 8 bits
C1/2 → - Clock para carga paralela e para deslocamento para direita
M2 – Modo de deslocamento (1), Modo carga (0)
R – Reset ativo em “0”
(Philips)
74HC165
SRG 8 – Shift Register de 8 bits
C3 → - Clock para deslocamento para direita
G1/C2 – Habilita deslocamento “1” e realiza carga paralela em “0”
A carga paralela é assíncrona
(Philips)
74xxx164
Registrador Série/Paralelo
Shift Register de 8 bits
CP - Clock para deslocamento para direita
MR’ – Reset ativo em “0”
A e B são as entradas série
(Tocci et al., 2007)
74HC164
SRG 8 – Shift Register de 8 bits
C1/ → - Clock para deslocamento para direita
R – Reset ativo em “0”
Pinos 1 e 2 são as entradas
(Philips)
Exercício
Dado o seguinte circuito, suponha que ele estáinicialmente resetado (Q0 a Q7 = 0), que A=B=1 e que CP recebe o clock. Qual é a TV desse circuito ?
(Tocci et al., 2007)
74xxx194Registrador Universal
SRG 4 – Shift Register de 4 bits
M0 ... M3 – Define 4 modos:Modo 0: sem operaçãoModo 1: deslocamento para direitaModo 2: deslocamento para esquerdaModo 3: carga paralela
C4/1→/2← - Clock para deslocamento para direita e esquerda e carga paralela
R – Reset ativo em “0”
(Philips)
Exercício(Tocci et al., 2007)
Exercício
• Dado o circuito do slide anterior, suponha que o RESET’ (MR’) é ativado no início da operação. Com todos dispositivos resetados, aplique nas entradas (I5 a I0) a combinação 11001. Com quantos pulsos de clock essa entrada chega em X5 a X0 ? E em Z5 a Z0 ?
ExercícioConsiderando que as formas de onda abaixo são aplicadas em um 74HC174, desenhe as formas de onda faltantes.
(Tocci et al., 2007)
Exercício
Dado o circuito ao lado e as formas de onda abaixo, desenhe a forma de onda de QH
(Tocci et al., 2007)
Exercício
Dado o circuito ao lado, as formas de onda de entrada no próximo slide e supondo que Ds é igual a “1”, desenhe as formas de onda de saída
(Tocci et al., 2007)
Exercício(Tocci et al., 2007)