Post on 16-Dec-2018
Aula Anterior
n Na aula anterior: u Flip-Flops
l Flip-flop master-slave l Flip-flop JK l Flip-flop edge-triggered
u Simbologia
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Planeamento
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SEMANA TEÓRICA1 TEÓRICA2 PROBLEMAS/LABORATÓRIO
19/Fev a 23/Fev Introdução
Sistemas de Numeração
26/Fev a 02/MarÁlgebra de Boole
Elementos de Tecnologia P0
05/Mar a 19/MarFunções Lógicas
Minimização de Funções VHDL
12/Mar a 16/MarMinimização de Funções
Def. Circuito Combinatório; Análise Temporal L0
19/Mar a 23/MarCircuitos Combinatórios
Circuitos Combinatórios P1
26/Mar a 30/Mar FÉRIAS DA PÁSCOA FÉRIAS DA PÁSCOA FÉRIAS DA PÁSCOA
02/Abr a 06/Abr Circuitos Combinatórios Circuitos Sequenciais: Latches L1
09/Abr a 13/AbrCircuitos Sequenciais: Flip-Flops
Caracterização Temporal P2
16/Abr a 20/Abr
Registos
Contadores L2
23/Abr a 27/Abr
Síntese de Circuitos Sequenciais Síncronos Síntese de Circuitos Sequenciais Síncronos P3
30/Abr a 04/Mai FERIADO
Síntese de Circuitos Sequenciais Síncronos L3
07/Mai a 11/Mai
Exercícios Memórias P4
14/Mai a 18/Mai
Máq. Estado Microprogramadas: Circuito de Dados e Circuito de Controlo
Máq. Estado Microprogramadas: Microprograma L4
21/Mai a 25/Mai
Circuitos de Controlo, Transferência e Processamento de Dados de um Processador Lógica Programável P5
28/Mai a 01/Jun
P6 FERIADO L5
Teste 1
Sumário
n Tema da aula de hoje: u Caracterização temporal u Metodologia de sincronização temporal
q Bibliografia:
§ M. Mano, C. Kime: Secções 5.3 e 5.6 § G. Arroz, J. Monteiro, A. Oliveira: Secção 6.4
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n Latches e Flip-flops (revisão) u Os circuitos básicos de memória podem ser classificados em:
l Latches
l Flip-flops.
u Os latches mudam as saídas imediatamente após uma variação nas entradas (diz-se que as saídas são transparentes).
u Os flip-flops mudam as saídas apenas quando há uma variação do relógio.
Latches e Flip-Flops
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n Latches e Flip-flops u Se as entradas de um latch mudam enquanto o relógio está a 1, o
seu estado muda imediatamente. Esta mudança pode implicar novas mudanças de estado noutros latches, o que pode originar uma sequência imprevisível de mudanças de estado no circuito.
Exemplo: (S1=0, R1=0) → (S1=1, R1=0): A ordem de SET (S1=1, R1=0) propaga-se no mesmo ciclo de relógio ao 2º latch!
1S
1RC1
S1_HC
R1_H
1S
1RC1
Q_H
Q_L
S2_H
R2_H Q2_H
C
Q1_H tPD
2tPD
Latches e Flip-Flops
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n Caracterização Temporal u Tempo de atraso ou de
propagação (tpLH, tpHL)
u Duração mínima de um pulso de relógio (tW)
Caracterização Temporal
7
Caracterização Temporal
n Tempos de Preparação e de Manutenção u O tempo de preparação (tS – SETUP) é a duração mínima do
intervalo de tempo, antes da transição ativa de relógio, durante o qual as entradas de dados não podem variar.
u O tempo de manutenção (tH – HOLD) é a duração mínima do intervalo de tempo, após a transição ativa de relógio, durante o qual as entradas de dados não podem variar.
OK Violação de SETUP
Violação de HOLD
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ts
ts tH
tH
tHtw ≡ ts
CP
CP
CP
Pulse-Triggered (Master-Slave) Negativo
Edge-Triggered Positivo
Edge-Triggered Negativo
Caracterização Temporal
n Caracterização dos ts, tw e th para os diversos FFs
9
Caracterização Temporal
10
n Metodologia de Sincronização Temporal u Em sistemas síncronos, o funcionamento adequado significa que,
para cada evento de relógio, todos os FFs examinam as suas entradas e determinam os seus novos estados.
Isto obriga a que: l Os valores de entrada correctos têm de ser disponibilizados, a tempo,
aos FFs que vão mudar de estado. l Nenhum flip-flop pode mudar de estado mais do que uma vez durante o
mesmo evento de relógio.
n Metodologia de Sincronização Temporal u Exemplo:
E=1, Q0(0)=Q1(0)=1
Diagrama temporal considerando os tempos de atraso desprezáveis:
Caracterização Temporal
11
n Comportamento Temporal u As entradas dos FFs têm de estar estáveis um Tempo de Setup antes
do flanco de relógio, e um Tempo de Hold depois do flanco de relógio.
l O tempo de propagação de um FF é habitualmente muito maior que o tempo de hold, portanto a verificação da condição de hold nunca é problema.
u Para garantir a condição de setup é necessário que a variação provocada pelo 1º evento de relógio, chegue à entrada do FF um tempo de setup antes do 2º flanco de relógio.
Caracterização Temporal
12
n Metodologia de Sincronização Temporal u Exemplo:
E=1, Q0(0)=Q1(0)=1
Diagrama temporal considerando os tempos de atraso não desprezáveis:
Caracterização Temporal
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n Comportamento Temporal (cont.) u Para uma frequência de relógio
demasiado elevada, o circuito deixa de funcionar correctamente.
u O funcionamento correcto exige:
u O caso limite é:
SUPPCLK
SUPPCLK
SUCLKPP
tttf
tttT
tTtt
LÓGICAFF
LÓGICAFF
LÓGICAFF
++≤
++≥
−≤+
1
SUPP
SUPP
tttf
tttT
LÓGICAFFCLK
LÓGICAFFCLK
++=
++=
1max
min
Caracterização Temporal
14
X
OK
Exemplo
n Exemplo: contador up/down u Especificações:
l Contagem entre 0h e Fh → 4 bits l Dois modos de funcionamento:
o Incremento o Decremento
l Dois botões: o Selecção do modo de funcionamento (inc/dec) o Avanço da contagem
u Requisitos: l Display de 7 segmentos l Elemento de memória (4 bits) l Incrementador/Decrementador l 2 Botões
15
Exemplo
n Exemplo: contador up/down u Requisitos:
l Display de 7 segmentos l Elemento de memória (4 bits) l Incrementador/Decrementador l 2 Botões
16
INC/DEC ElementodeMemória
Display
Exemplo
n Exemplo: contador up/down u Elemento de memória: conjunto de 4 flip-flops tipo D
17
INC/DEC
DisplayD0D1D2D3
Q0Q1Q2Q3
D0D1D2D3
D Q
C
D Q
C
D Q
C
D Q
CClock
En
En
En
En
Vcc
Avançar
Exemplo
n Exemplo: contador up/down u Incrementador/Decrementador: somador de 4 bits
18
DisplayD0D1D2D3
Q0Q1Q2Q3
D Q
C
D Q
C
D Q
C
D Q
CClock
En
En
En
En
Vcc
Avançar
0123
0123
0123
CI CO
∑
}}
P
Q
Vcc
Inc/Dec
Gnd
P Q Cin S
‘0000’ A 1 A+1
‘1111’ A 0 A-1
Exemplo
n Exemplo: contador up/down u Tabela de transição de estados:
19
DisplayD0D1D2D3
Q0Q1Q2Q3
D Q
C
D Q
C
D Q
C
D Q
CClock
En
En
En
En
Vcc
Avançar
0123
0123
0123
CI CO
∑
}}
P
Q
Vcc
Inc/Dec
Gnd
Entradas Estado Presente Estado Seguinte Avançar Inc/Dec Q3(n-1) Q2(n-1) Q1(n-1) Q0(n-1) Q3(n) Q2(n) Q1(n) Q0(n)
( . . . ) 1 1 0 1 1 0 0 1 1 1 1 1 0 1 1 1 1 0 0 0 1 1 1 0 0 0 1 0 0 1 1 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 1 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 1 1 1 1 0 1 1 1 1 0 0 0 0 X 1 0 0 0 1 0 0 0 0 X 1 0 0 0 1 0 0 0
( . . . )
Exemplo
n Exemplo: contador up/down u Diagrama temporal:
20
DisplayD0D1D2D3
Q0Q1Q2Q3
D Q
C
D Q
C
D Q
C
D Q
CClock
En
En
En
En
Vcc
Avançar
0123
0123
0123
CI CO
∑
}}
P
Q
Vcc
Inc/Dec
Gnd
CLK
Q0
Q1
Q2
Q3
D0
D1
D2
D3
INC/DEC
Avançar
Exemplo
n Exemplo: contador up/down u Cálculo da máxima frequência de funcionamento:
tPFF = 30ns tSU = 5ns tPADDER = 65ns
u TminCLK = (30ns + 65ns + 5ns) = 100ns
u fmaxCLK = 1/100ns = 10 MHz
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DisplayD0D1D2D3
Q0Q1Q2Q3
D Q
C
D Q
C
D Q
C
D Q
CClock
En
En
En
En
Vcc
Avançar
0123
0123
0123
CI CO
∑
}}
P
Q
Vcc
Inc/Dec
Gnd
Próxima Aula
n Tema da Próxima Aula: u Registos
l Registos simples l Registos de deslocamento l Registos multimodo
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