Apostila Sistemas Digitais

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Sistemas Digitais I Prof. Sandro Rodrigo G. Bastos
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Sistemas Digitais I

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Como toda obra semelhante, esta tambm contm imperfeies e erros no detectados. Quem se dispuser a apont-los, ou queira enviar crticas e sugestes, o endereo eletrnico :

[email protected] http://www.unisanta.br/srbastos

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NDICE

1. 2.

SISTEMAS ANALGICOS E DIGITAIS ____________________________________4 SISTEMAS NUMRICOS ________________________________________________72.1. 2.2. 2.3. 2.4. Sistema Binrio___________________________________________________________ 7 Sistema Octal ____________________________________________________________ 9 Sistema Hexadecimal _____________________________________________________ 10 Cdigos Binrios_________________________________________________________ 12

3. 4.

LGEBRA DE BOOLE E PORTAS LGICAS ______________________________14 CIRCUITOS COMBINACIONAIS ________________________________________234.1. 4.2. Mapas de Veitch Karnaugh______________________________________________ 23 Problemas de Lgica Booleana _____________________________________________ 26

5. 6. 7.

FUNES COM PORTAS NAND E NOR __________________________________36 MTODO DE PARIDADE_______________________________________________43 ARITMTICA DIGITAL ________________________________________________467.1. 7.2. 7.3. 7.4. 7.5. 7.6. 7.7. Adio Binria __________________________________________________________ 46 Representao de Nmeros com Sinal _______________________________________ 46 Adio no Sistema Complemento de 2 _______________________________________ 48 Subtrao no Sistema Complemento de 2 ____________________________________ 49 Multiplicao de Nmeros Binrios _________________________________________ 49 Diviso Binria __________________________________________________________ 49 Aritmtica Hexadecimal __________________________________________________ 51

8. 9.

CIRCUITOS ARITMTICOS ____________________________________________55 FAMLIAS LGICAS DE CIRCUITOS INTEGRADOS ______________________619.1. 9.2. A Famlia Lgica TTL (Transistor Transistor Logic) __________________________ 63 A Famlia Lgica MOS (Metal Oxide Semiconductor)__________________________ 71

10. 11. 12. 13.

ANEXO 1: LABORATRIOS __________________________________________82 ANEXO 2: PINAGEM DE CIRCUITOS INTEGRADOS____________________100 ANEXO 3: RESPOSTAS DOS EXERCCIOS PROPOSTOS ________________101 BIBLIOGRAFIA ____________________________________________________114

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1. SISTEMAS ANALGICOS E DIGITAISCostuma-se dividir a Eletrnica em duas reas: Eletrnica Analgica e Eletrnica Digital. Uma maneira bem simples para se entender o conceito das palavras Analgico e Digital, compararmos uma rampa com uma escada. Ao analisarmos a rampa, percebemos que uma pessoa poder ocupar cada uma das infinitas posies existentes entre o incio e o fim. No caso da escada, a pessoa poder estar em apenas um dos seus degraus. Sendo assim, podemos dizer que a rampa pode representar um sistema analgico, enquanto que a escada pode representar um sistema digital.

Enquanto no voltmetro analgico o ponteiro pode ocupar infinitas posies entre o maior e menor valor da escala, no voltmetro digital os valores mostrados no display so discretos, isto , existe um nmero finito de valores entre o maior e o menor valor da escala. Outro exemplo pode ser encontrado no ajuste de volume de um televisor. Ajustando o volume do televisor atravs de um boto conectado a um potencimetro, teremos infinitas posies para escolher dentro da escala permitida. Porm, no controle remoto observamos que a intensidade do som muda em pequenos saltos e, em alguns modelos, aparece no vdeo o valor selecionado em uma escala previamente definida. Podemos dizer ento que o "boto de volume" do televisor uma entrada analgica, e que o ajuste de volume no controle remoto representa uma entrada digital. Podemos concluir que a Eletrnica Analgica processa sinais com funes contnuas e a Eletrnica Digital processa sinais com funes discretas. Vantagens das Tcnicas Digitais O grande crescimento da eletrnica est relacionado com o uso de tcnicas digitais para implementar funes que eram realizadas usando-se os mtodos analgicos. Os principais motivos da migrao para a tecnologia digital so: Os sistemas digitais so mais fceis de ser projetados. Isso porque os circuitos utilizados so circuitos de chaveamento, nos quais no importam os valores exatos de tenso ou corrente, mas apenas a faixa Alta (High) ou Baixa (Low) na qual eles se encontram. Fcil armazenamento de informao. Tcnicas de armazenamento digitais podem armazenar bilhes de bits em um espao fsico relativamente pequeno. J a capacidade de armazenamento de um sistema analgico extremamente limitada. Maior preciso e exatido. Nos sistemas analgicos, a preciso limitada porque os valores de tenso e corrente so diretamente dependentes dos valores dos componentes do circuito, alm de serem muito afetados por rudos. Os circuitos digitais so menos afetados por rudos. Flutuaes esprias na tenso (rudo) no so to crticas em sistemas digitais, desde que o rudo no tenha amplitude suficiente que dificulte a distino entre um nvel Alto e um nvel Baixo. CIs (chips) digitais tm um grau maior de integrao.

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Limitaes das Tcnicas Digitais Na verdade, h apenas uma grande desvantagem ao se utilizar as tcnicas digitais: O mundo quase totalmente analgico. Como exemplos temos a temperatura, a presso, a posio, a velocidade, o nvel de um lquido e a vazo. Para obter as vantagens das tcnicas digitais quando tratamos com entradas e sadas analgicas, trs passos devem ser seguidos: 1- Converter as entradas analgicas do mundo real para o formato digital. 2- Realizar o processamento da informao digital. 3- Converter as sadas digitais de volta ao formato analgico. A figura abaixo mostra um diagrama de um sistema de controle de temperatura tpico. Conforme o diagrama, a temperatura analgica medida e o valor medido em seguida convertido para digital. A informao digital processada e convertida de volta para o formato analgico. Essa sada alimenta um controlador que comanda alguma ao para o ajuste da temperatura.

Temperatura Analgica

Dispositivo de medio (sensor)

Analgico

Conversor analgico/digital (ADC)

Digital

Processamento Digital

Digital Conversor digital/analgico (DAC) Analgico Controlador Ajuste de Temperatura

Para simplificar ainda mais o processamento de sinais digitais, utiliza-se a tcnica de numerao binria, que usa apenas dois smbolos para a representao de nmeros. Se enumerarmos esses valores usando a numerao binria, teremos um Conjunto Universo com apenas dois elementos distintos para representarmos os sinais desejados. Isso quer dizer que num dispositivo digital eletrnico teremos o processamento de elementos que se apresentam em apenas dois valores. A esses conjuntos d-se o nome de BITs (BInary DigiT) e BYTES (conjunto de 8 bits). Ao se trabalhar com sistemas binrios, utilizamos abreviaes para certas potncias de dois, como detalhadas abaixo. Nmero de bits 10 bits 16 bits 20 bits 30 bits Valor 2 = 1.024 216 = 65.536 220 = 1.048.576 230 = 1.073.741.82010

Abreviao 1 Kb (kilobit) 64 Kb 1 Mb (megabit) 1 Gb (gigabit)

O sistema de numerao binrio o mais importante sistema de numerao em sistemas digitais. Porm, outros sistemas tambm so muito utilizados, sendo necessrio uma maneira de se converter os valores de um sistema para outro. Esse assunto ser discutido no prximo captulo.

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EXERCCIOS PROPOSTOS

1 - Quais dos itens a seguir referem-se forma de representao digital e quais se referem analgica? a) b) c) d) e) f) g) h) Chave de dez posies. A corrente eltrica na tomada na parede. A temperatura de uma sala. Pedras dentro de um balde. Velocmetro de automvel. Altitude de um avio. Corrente atravs de um alto-falante. Ajuste do temporizador de um forno de microondas.

2 - Qual a diferena entre as quantidades analgicas e digitais? 3 - Quais so as vantagens das tcnicas digitais sobre as analgicas? 4 - Qual a maior limitao para o uso das tcnicas digitais?

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2. SISTEMAS NUMRICOSMuitos sistemas de numerao so usados na tecnologia digital. Os mais comuns so o decimal, o binrio, o octal e o hexadecimal. O sistema decimal naturalmente o sistema mais familiar para todos, uma vez que ele uma ferramenta que utilizamos todos os dias. Binrio 0 1 Octal 0 1 2 3 4 5 6 7 Decimal 0 1 2 3 4 5 6 7 8 9 Hexadecimal 0 1 2 3 4 5 6 7 8 9 A B C D E F

2.1.

Sistema Binrio

Infelizmente, o sistema decimal no se presta para ser implementado satisfatoriamente em sistemas digitais. Por exemplo, difcil projetar um equipamento eletrnico que possa trabalhar com 10 nveis diferentes de tenso (um para cada algarismo decimal, do 0 ao 9). Por outro lado, fcil implementar circuitos eletrnicos simples e precisos que operam somente com dois nveis de tenso. Por esta razo, quase todos os sistemas digitais usam o sistema de numerao binrio (base 2), embora outros sistemas de numerao s vezes sejam usados em conjuno com o sistema binrio. O sistema de numerao binrio um sistema posicional em que cada dgito binrio (bit) tem um certo peso de acordo com sua posio. 23 22 MSB Onde: MSB Most Significant Bit LSB Least Significant Bit

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20

2-1

2-2

2-3 LSB

Converso Binrio

Decimal

1 Mtodo: Todo nmero, independente da base numrica, pode ser expresso pela equao: D = an.Bn-1 + an-1.Bn-2 + ........+ a1.B0 + ......... Onde: D = Nmero em decimal an = Valor do n-simo termo a partir da vrgula B = Base

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Exemplo: Transformar o nmero binrio 10110 em decimal. D = 1.24 + 0.23 + 1.22 + 1.21 + 0.20 = 16 + 0 + 4 + 2 + 0 = 22 2 Mtodo: Existe uma maneira mais prtica de transformar binrio em decimal que pelo mtodo ...8-4-2-1. O bit menos significativo corresponde ao 1, o segundo dgito menos significativo corresponde ao 2 e assim sucessivamente. Deve-se somar apenas os nmeros cujo termo 1. Exemplo: Transformar o nmero binrio 10110 em decimal. 16 8 4 2 1 1 0 1 1 0 = 16 + 4 + 2 = 22

Converso Decimal

Binrio

1 Mtodo: Este mtodo consiste em sucessivas divises por 2 at se obter o quociente 0. Os restos destas divises colocados na ordem inversa correspondem ao nmero binrio. Exemplo: Transformar o nmero decimal 43 em binrio. 43 1 2 21 1

2 10 0

2 5 1

2 2 0

2 1 1

2 0

Resultado: 101011 2 Mtodo: Basta utilizar o mtodo ...8-4-2-1 na forma inversa. Exemplo: Transformar o nmero decimal 43 em binrio. 43 = 32 16 8 4 2 1 1 0 1 0 1 1 Nmero Fracionrio: Para se mudar a parte fracionria de um nmero decimal, basta multiplicar sucessivamente o nmero fracionrio pela base que se deseja passar, tomando-se como resposta a parte inteira do produto das sucessivas multiplicaes, consideradas do primeiro para o ltimo produto. O trmino do processo depender da preciso do arredondamento ou capacidade da mquina. Exemplo: Transformar o nmero decimal 0,42 em binrio. 0,42 x 2 = 0,84 0,84 x 2 = 1,68 0,68 x 2 = 1,36 0,36 x 2 = 0,72 0,72 x 2 = 1,44 Resultado: 0,01101

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2.2.

Sistema Octal

O sistema de numerao octal muito importante no trabalho com computadores digitais. A principal vantagem a facilidade com que converses podem ser feitas entre nmeros binrios e octais, e vice versa. Quando lidamos com uma grande quantidade de nmeros binrios de vrios bits, conveniente e mais eficiente escrevermos os nmeros em octal em vez de binrio.

Converso Octal

Decimal

Exemplo: Transformar o nmero octal 372,6 em decimal. D = 3.82 + 7.81 + 2.80 + 6.8-1 = 192 + 56 + 2 + 0,75= 250,75 Converso Decimal Octal

Exemplo: Transformar o nmero decimal 266 em octal. 266 2 8 33 1

8 4 4

8 0

Resultado: 412 Exemplo: Com 4 dgitos fracionrio, transformar o nmero decimal 0,37 em octal. 0,37 x 8 = 2,96 0,96 x 8 = 7,68 0,68 x 8 = 5,44 0,44 x 8 = 3,52 Resultado: 0,2753 Converso Octal Binrio

Para realizar a converso, basta transformar cada nmero octal no seu correspondente binrio. Este mtodo tambm pode ser usado na converso binrio para octal. Octal 0 Binrio 000 1 001 2 010 3 011 4 100 5 101 6 110 7 111

Exemplo: Transformar o nmero octal 472 em binrio. 4 = 100 7 = 111 2 = 010 Converso Binrio Octal

472 = 100 111 010

Exemplo: Transformar o nmero binrio 101 100 001 em octal. 101 = 5 100 = 4 001 = 1

101 100 001 =541

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2.3.

Sistema Hexadecimal

O sistema de numerao hexadecimal usa a base 16. Assim, ele tem 16 smbolos possveis, utilizando os dgitos 0 a 9 mais as letras A, B, C, D, E e F. Da mesma forma que o sistema octal, utilizado principalmente como um mtodo compacto para representao de nmeros binrios.

Converso Hexadecimal

Decimal

Exemplo: Transformar o nmero hexadecimal 2AF em decimal. D = 2.162 + 10.161 + 15.160 = 512 + 160 + 15 = 687

Converso Decimal

Hexadecimal

Exemplo: Transformar o nmero decimal 423 em hexadecimal. 423 7 16 26 10

16 1 1

16 0

Resultado: 1A7 Converso Hexadecimal Binrio

Hexa 0 1 2 3 4 5 6 7 8 9 A B C D E F Binrio 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 Exemplo: Transformar o nmero hexadecimal 9F2 em binrio. 9 = 1001 F = 1111 2 = 0010 Hexadecimal

9F2 = 1001 1111 0010

Converso Binrio

Exemplo: Transformar o nmero binrio 1011 0011 1101 em hexadecimal. 1011 = B 0011 = 3 1101 = D

1011 0011 1101 =B3D

Exerccio: Transforme os nmeros abaixo para a base solicitada. a) b) c) d) e) f) g) h) i) j) (1001)2 para a base octal (01100110,101)2 para a base decimal (174)8 para a base binria (036)8 para a base decimal (2D3,A)16 para a base decimal (10B)16 para a base binria (47)10 para a base binria (178)10 para a base octal (110101010)2 para a base hexadecimal (623,82)10 para a base hexadecimal

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Resposta:

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2.4.

Cdigos Binrios

Se cada dgito de um nmero decimal representado por seu equivalente binrio, o resultado um cdigo chamado Decimal Codificado em Binrio (Binary Coded Decimal). Como um dgito decimal pode assumir os valores de 0 a 9, quatro bits so necessrios para codificar cada dgito. A principal vantagem do cdigo BCD a relativa facilidade de converso para o decimal e vice-versa. importante ressaltar que um nmero BCD no o mesmo que um nmero binrio puro. O cdigo binrio puro considera o nmero decimal completo e o representa em binrio; o cdigo BCD converte cada dgito decimal para binrio individualmente. Outra codificao utilizada o Cdigo Gray, cuja principal caracterstica reside no fato de que h apenas uma alterao de bit entre os nmeros vizinhos. O Cdigo Excesso de 3 tem como caracterstica iniciar a contagem a partir do nmero 3 em binrio. DECIMAL 0 1 2 3 4 5 6 7 8 9 BCD 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 GRAY 0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 Exces. de 3 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100

Exerccio: Converta os nmeros abaixo em BCD, Gray e Excesso de 3. a) (1935)10 b) (7832)10 c) (101001001010)2 Respostas:

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EXERCCIOS PROPOSTOS

1 - Qual o maior nmero em decimal que pode ser representado usando 8 bits? 2 - Qual o prximo nmero binrio que se segue a 10111 |2 na seqncia de contagem? 3 - Quantos bits so necessrios para uma contagem at 511 |10? 4 - Qual o peso do MSB de um nmero de 16 bits? 5 - Transforme os nmeros abaixo para a base solicitada. a) 1001110,101 |2 para X |10 b) 25 |10 para X |2 c) 1C4 |16 para X |10 d) 416 |8 para X |2 e) 1101110 |2 para X |8 f) 0,28 |10 para X |16 g) 87,14 |10 para X |8 h) 1011110 |2 para X |16 i) 3DA |16 para X |2 j) 22 |8 para X |10 6 - Converta os nmeros abaixo em BCD, Gray e Excesso de 3. a) 326 |10 b) 111001010 |2 c) FF |16 d) 107 |8

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3. LGEBRA DE BOOLE E PORTAS LGICASEm 1854, George Boole (1815-1864), filsofo e matemtico ingls, apresentou um trabalho intitulado An Investigation of the Laws of Thought que serviu como base para a teoria matemtica das proposies lgicas. Em 1938, Claude Elwood Shannon, engenheiro americano, no seu trabalho Symbolic Analysis of Relay and Switching, aplicou a teoria de Boole na simplificao lgica de funes usadas em telefonia. Ele percebeu que as leis que governam as relaes entre as proposies lgicas eram idnticas s leis vlidas para dispositivos de chaveamento de dois estados. Tais dispositivos podem ter um dos seguintes estados diferentes: ligado ou desligado, voltagem alta ou baixa, verdadeiro ou falso. A lgebra de Boole estruturada sobre um conjunto de trs tipos de operaes: OU, E e COMPLEMENTO, e pelos caracteres 0 e 1. As operaes E e OU sero simbolizadas, respectivamente, por um ponto (.) e por um sinal de mais (+), enquanto que o COMPLEMENTO ser representado atravs de uma barra colocada em cima do elemento em questo. POSTULADOS E TEOREMAS Associativa: (X + Y) + Z = X + (Y + Z) (X . Y) . Z = X . (Y . Z) X+Y=Y+X X.Y=Y.X 0+X=X 1.X=X X . (Y + Z) = (X . Y) + (X . Z) X + (Y . Z) = (X + Y) . (X + Z) X.X=0 X+X=1 (X + Y) = (X . Y) (X . Y) = (X + Y)

Comutativa:

Elemento Neutro:

Distributiva:

Complementar:

De Morgan:

A partir destes postulados e teoremas, podemos simplificar expresses booleanas como nos exemplos a seguir: Exemplo: Simplificar as expresses abaixo utilizando a lgebra de Boole. a) S = A.B.C + A.C + A.B S = A.(B.C + C + B) S = A.(B.C + B.C) S = A.1 S=A b) F = A.B + A.B + A.B F = A.B + A.B + A.B F = B.(A + A) + A.B F = B + A.B F = (B + A).(B + B) F=B+A F = B.A

Distributiva De Morgan Complementar

Comutativa Distributiva Complementar Distributiva Complementar De Morgan

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Exerccio: Simplifique as expresses abaixo utilizando a lgebra de Boole a) H = A.B.C + B.C b) Y = (A + B + C) + (B + C) c) S = (A + B + C) . (A + B) d) T = A.B + A.B.C + A.B.C e) F = X.Y.Z + X.Z + X.Y.Z + X.Z f) G = A.(B + B.C) + A.B + B.C.(A + C) Respostas:

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Os postulados e teoremas da lgebra de Boole permitem representar expresses da soluo de um problema ou do comando de um sistema. Tais expresses podem ser executadas por um conjunto de circuitos em eletrnica digital denominados Portas Lgicas. As portas lgicas so, na verdade, a traduo dos postulados Booleanos implementados atravs de circuitos eletrnicos.

Funo OU (OR) Tabela VerdadeA 0 0 1 1 B 0 1 0 1 F 0 1 1 1B

Porta OUA F

F=A+B

Funo E (AND) Tabela VerdadeA 0 0 1 1 B 0 1 0 1 F 0 0 0 1 F=A.BB

Porta EA F

Funo NOU (NOR) Tabela VerdadeA 0 0 1 1 B 0 1 0 1 F 1 0 0 0 F=A+BB

Porta NOUA F

Funo NE (NAND) Tabela VerdadeA 0 0 1 1 B 0 1 0 1 F 1 1 1 0 F=A.BB

Porta NEA F

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Funo Complemento Tabela VerdadeA 0 1 A 1 0

Porta InversoraA F

F=A

Funo OU-ExclusivoTabela Verdade A 0 0 1 1 Porta OU-Exclusivo B 0 1 0 1 F 0 1 1 0 F = A.B + A.B = ABB A F

Funo E-Coincidncia Tabela VerdadeA 0 0 1 1 B 0 1 0 1 F 1 0 0

Porta E-CoincidnciaA F B

1

F = A.B + A.B = A B

O uso conveniente dos diversos tipos de portas lgicas permite a implementao de um circuito com equao lgica na sada igual a da funo booleana. As variveis da funo so colocadas nas entradas do circuito. A configurao final do circuito vai depender da disponibilidade de componentes e da experincia do usurio.

Exemplo: Implemente o circuito da funo abaixo utilizando qualquer porta lgica de no mximo 2 entradas. F = A.B + A.B Resp:A B F

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Exerccio: Implemente o circuito da funo abaixo utilizando qualquer porta lgica de no mximo 2 entradas. S = A.B.C + B.C + A.C Resposta:

Exerccio: Determine a funo que representa o circuito lgico abaixo:A B F

C

Resposta:

Exerccio: Determine a funo que representa o circuito lgico abaixo:

A B C D

F

Resposta:

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Formas CannicasA lgica estruturada baseada na capacidade de escrever equaes booleanas de maneira que ela utilize vrios tipos de formas regulares e repetidas. Dois tipos de formas estruturadas so especialmente teis em um projeto lgico. Elas so conhecidas como Soma de produtos e Produto de somas. Uma expresso em soma de produtos consiste em efetuar operaes OR sobre termos contendo operaes AND. A expresso em produto de somas consiste em efetuar operaes AND sobre termos contendo operaes OR. Como pode ser observado, as equaes podem ser determinadas pela aplicao da regra de De Morgan.

Y(ABC) = (A.B.C) + (A.B.C) + (A.B.C) Y(ABC) = (A + B + C) . (A + B + C) . (A + B + C)

Soma de Produtos (SDP) Produto de Somas (PDS)

Uma equao pode estar no formato soma de produtos, mas no estruturada em sua forma cannica, ou seja, com todos os termos apresentando todas as variveis disponveis. A equao pode ser colocada em sua forma cannica da seguinte forma: Y(ABC) = (A.B) + (A.B.C) + B Y(ABC) = (A.B).1 + (A.B.C) + 1.B.1 Y(ABC) = (A.B) . (C + C) + (A.B.C) + (A + A) . B . (C + C) Y(ABC) = (A.B.C) + (A.B.C) + (A.B.C) + (A.B.C) + (A.B.C) + (A.B.C) + (A.B.C) Y(ABC) = (A.B.C) + (A.B.C) + (A.B.C) + (A.B.C) Quando estamos trabalhando com expresses descritas em termos de soma de produtos, conveniente introduzirmos o conceito de Mintermo. O mintermo formado com a operao AND aplicada a todas as variveis, em suas formas normais ou complementares. A notao com mintermos pode ser utilizada para simplificar a aparncia de expresses em soma de produtos. Considere a funo: F(ABC) = A.B.C + A.B.C + A.B.C + A.B.C Esta expresso pode ser expressa em termos de mintermos utilizando a seguinte forma, onde o smbolo de somatrio () indica a operao OR aplicada aos mintermos listados dentro do parntese. F(ABC) = (0, 3, 4, 7) Com funes expressas no formato produto de somas, utiliza-se o conceito de Maxtermo, que consiste na operao OR aplicada a todas as variveis, em suas formas normais ou complementares. Na funo expressa em maxtermos, o smbolo de produtrio () indica a operao AND aplicada nos maxtermos listados. F(ABC) = (A + B + C) . (A + B + C) . (A + B + C) F(ABC) = (1, 3, 7)

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Exerccio: Escreva a funo abaixo em sua forma SDP cannica, e em seguida expressa em mintermos. F(ABC) = A.B.C + A.C + A.B Resposta:

Exerccio: Escreva a funo em sua forma SDP cannica e expressa em mintermos, definida pela seguinte Tabela Verdade. X 0 0 0 0 1 1 1 1 Resposta: Y 0 0 1 1 0 0 1 1 Z 0 1 0 1 0 1 0 1 F 0 1 0 0 0 1 1 1

EXERCCIOS PROPOSTOS

1 - Simplifique as expresses abaixo utilizando os postulados da lgebra de Boole. a) S = (A + C).(B + D) b) F = A.(X + Z) + C.(Y + X.Z) + C.Y + A.Z c) F = X.Y.W + X.(Z.W + Z) + X.Y.W + X.Z d) X = (A + B).(A + B) e) G = (M + N).(M + P).(N + P) f) F = A.B.C + A.B.C + B.C.D

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2 - Implemente os circuitos das funes abaixo utilizando qualquer porta lgica de no mximo 2 entradas. a) F = X.(Y + Z) + W.Z + Y b) F = AB + (C + D).A c) S = A + C.D.(A B) d) G = X.Z.Y.W + (ZW).X 3 - Determine as funes que representam os circuitos abaixo. a)A B C D F

b)X Y Z W S

4 - Determine as condies de entrada necessrias para que a sada da figura abaixo seja 1.A B C S

5 - Um avio emprega um sistema de monitorao dos valores de rpm, presso e temperatura dos seus motores usando sensores que operam da seguinte forma: Sensor RPM = 0 apenas quando a velocidade for < 4.800 rpm. Sensor P = 0 apenas quando a presso for < 1,30 N/m2. Sensor T = 0 apenas quando a temperatura for < 95 oC.

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A figura abaixo mostra o circuito que controla um alarme dentro da cabine para certas condies da mquina. Admita que um nvel ALTO na sada W ative o alarme de advertncia. Determine quais condies do motor indicam um sinal de advertncia ao piloto.T W P R Alarme

Sensor de Temperatura Sensor de Presso Sensor de RPM

6 - Determine qual a porta lgica que, ao inserirmos as formas de onda A e B em suas entradas, fornece em sua sada a forma de onda S abaixo. A B S 7 - Projete um circuito lgico com duas entradas A e B e duas sadas X e Y, devendo operar da seguinte forma: Quando B = 1, a sada X segue a entrada A e a sada Y 0. Quando B = 0, a sada X 0 e a sada Y segue a entrada A.

8 - Escreva a funo abaixo em sua forma SDP cannica, e em seguida expressa em mintermos. F(XYZ) = X.Y + Y.Z + X.Y.Z + X.Z 9 - Escreva a funo em sua forma SDP cannica e em mintermos, definida pela seguinte Tabela Verdade. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 1 1 0 0 0 1 0 0

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4. CIRCUITOS COMBINACIONAISOs circuitos combinacionais podem ser utilizados na implementao de soluo de projetos onde a funo (ou funes) de sada depende nica e exclusivamente da combinao das variveis de entrada. Na resoluo de um projeto, identifica-se quem so as variveis de entrada e a(s) funo(es) de sada. Na anlise, monta-se a Tabela Verdade, onde o nmero de combinaes dado por:

N combinae s = 2 nOnde n a quantidade de variveis de entrada. Aps o levantamento da Tabela Verdade, deve-se otimizar a funo atravs da simplificao, que pode ser feita atravs dos postulados da lgebra de Boole e/ou atravs dos mapas de Veitch Karnaugh. A partir da funo simplificada implementa-se o circuito lgico.

4.1.

Mapas de Veitch Karnaugh

Este mtodo consiste em se fazer a minimizao de uma funo lgica. O mapa de Karnaugh contm os mesmo elementos que uma Tabela Verdade comum, porm com uma distribuio diferente. A seguir, apresentamos as regras para minimizao de funes usando mapas de Karnaugh: - Escrever a funo no Mapa de Karnaugh; - Reunir o maior nmero possvel de clulas com 1, de forma simtrica, sendo que o nmero total de clulas deve ser 2n (1,2,4,8,16,32...). As clulas devem ser adjacentes entre si; - Enquanto existirem clulas com 1 no pertencentes a nenhum dos grupos formados, devemos repetir o procedimento anterior para a formao de novos grupos; - Obter, atravs da Soma de Produtos, a funo resultante da simplificao; cada grupamento de 1 ir representar um produto dentro da Soma. A identificao do produto ser dada pelas variveis que permaneceram constantes para o grupamento. OBS: Duas clulas dentro do mapa de Karnaugh sero adjacentes, se de uma clula para outra somente uma varivel de identificao mudar de estado. Exemplo: Minimize a funo abaixo utilizando Karnaugh. F = A.B.C + A.B + A.B.C + A.B.C A Tabela Verdade que representa a funo : A 0 0 0 0 1 1 1 1 Mapa de Karnaugh: AB C 0 1 Universidade Santa Ceclia B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 0 1 1 1 1 0 0

00 0 0

01 1 1

11 0 0

10 1 1 23

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Utilizando as regras de minimizao temos: AB C 0 1

00 0 0

01 1 1

11 0 0

10 1 1

Temos dois grupos de clulas, cuja funo minimizada ser: F = A.B + A.B = AB A funo minimizada ficou muito menor que a original, economizando portas lgicas caso fosse implementado o circuito digital. Podemos aplicar essa regra para 2, 3, 4, 5, ... variveis de entrada. Abaixo temos mapas de Karnaugh de diversos tamanhos, cujas regras de minimizao podem ser seguidas como no exemplo anterior. A B 0 1 Mapa de 2 variveis AB C 00 0 1 Mapa de 3 variveis 01 11 10

0

1

AB CD 00 00 01 11 10

01

11

10

DE

ABC 000 001 011 010 110 111 101 100 00 01 11 10

Mapa de 4 variveis

Mapa de 5 variveis

Muitas vezes uma determinada situao pode promover irrelevncias (dont care), ou seja, tanto faz 1 como 0. J que a irrelevncia pode assumir qualquer valor, podemos adapt-la para 1 ou para 0 conforme a convenincia do mapa de Karnaugh para resultar numa minimizao mxima. As irrelevncias sero escritas como X. Analisando o mapa de Karnaugh abaixo, verificamos que algumas irrelevncias foram utilizadas para a minimizao. AB 00 01 11 10 1 1 0 1 1 0 1 X X 0 X 1 0 0 1 X

CD 00 01 11 10

Observe que duas das irrelevncias (X) foram utilizadas com valor 0 e as outras duas com valor igual a 1. Minimizando segundo os enlaces de Karnaugh, temos: Universidade Santa Ceclia 24

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F = B.D + A.C + A.C.D Verifique que se no pegarmos as irrelevncias para compor os grupos, a funo resultante ser muito maior que a encontrada. Exerccio: Minimize atravs de Karnaugh e implemente o circuito lgico utilizando apenas portas lgicas de no mximo duas entradas. a) F(ABC) = (1, 4) + d (5, 6, 7) Resposta:

b)

AB C 00 0 X 1 1

01 1 0

11 1 0

10 1 X

Resposta:

c) F = A.B.D + B.C.D + A.D + A.B.C.D + A.B.C + A.B.D + A.C.D Resposta:

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d)

AB CD 00 00 1 01 0 11 10 1 1

01 0 0 1 0

11 0 X X 0

10 X 0 1 1

Resposta:

e) F = B.C.D.E + A.B.D.E + A.B.C.D.E + B.D.E + A.B.C.E + A.B.C.D.E + A.B.D.E + B.C.D.E Resposta:

4.2.

Problemas de Lgica Booleana

Dado uma certa situao lgica, pode-se implementar um circuito que satisfaa tal problema. Para isso, basta seguir a seguinte seqncia de operao: - Traduza o problema em uma funo booleana; Universidade Santa Ceclia 26

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-

Construa a Tabela Verdade a partir da funo booleana; Construa o Mapa de Karnaugh; Obtenha as equaes minimizadas; Implemente o circuito lgico que satisfaa o problema

Exerccio: Um comit consiste de um presidente, um diretor financeiro, um secretrio e um tesoureiro. Uma moo s aprovada se recebe a maioria dos votos ou o voto do presidente mais o de um outro membro. Cada membro aperta um boto para indicar a aprovao da moo. Projete um circuito de chaveamento controlado por botes, sendo que quando a moo for aprovada toque uma campainha. Resposta:

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Exerccio: Determine a Tabela Verdade e as equaes minimizadas por Karnaugh de um circuito combinacional capaz de implementar os leds de um display de 7 segmentos, para que codifique apenas os nmeros listados abaixo.a f e d g b c

Resposta:

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Exerccio: Deseja-se construir um circuito que controle duas resistncias R1 e R2 de um forno eltrico. O forno eltrico tem dois sensores de temperatura Sa e Sb, e um sensor P na porta do forno. Para o controle das resistncias deve-se levar em considerao os seguintes estados: - R1 e R2 so ligadas quando a temperatura estiver abaixo de 100oC. - Somente R1 ligada quando a temperatura estiver entre 100oC e 200oC. - Somente R2 ligada quando a temperatura for superior a 200oC. - Se a porta P do forno for aberta, deve-se desligar ambas as resistncias, independente da temperatura. - Nas situaes impossveis de ocorrer na prtica, utilizar Don't Care, independente de qualquer outra situao descrita acima. Considere: R1 e R2 - Resistncias (=0 desligada e =1 ligada) Sa - Sensor de Temperatura (=0 Temp. inferior a 100oC e =1 Temp. superior a 100oC) Sb - Sensor de Temperatura (=0 Temp. inferior a 200oC e =1 Temp. superior a 200oC) P - Porta do Forno (=0 aberta e =1 fechada) Resposta:

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Exerccio: Implemente o circuito combinacional mnimo de um decodificador BCD para Gray, utilizando qualquer porta lgica de no mximo duas entradas. Resposta:

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EXERCCIOS PROPOSTOS

1 - Determine as equaes lgicas mnimas utilizando Karnaugh. No necessrio montar o circuito. a) F = A.B.C + A.B.C + A.B.C +A.B + B.C b) F(ABCD) = (3, 4, 5 ,6, 11, 12 ,13, 14) c) F = A.B.D + B.C.D + A.D + A.B.C.D + A.B.C + A.B.D + A.C.D d)A D B E C 000 001 011 010 110 111 101 100 00 1 0 1 1 X 1 0 1 01 X X 0 0 X 0 X 1 11 0 X X 0 0 0 1 0 10 0 0 1 X 1 X 0 0 A C B D 00 01 11 10

e)

00

01

11

10

X X X 1

1 0 1 1

X 0 0 1

X X 0 0

f) F(ABCD) = (1, 3, 5, 7 ,10, 12, 14) + d (0, 6, 8, 11, 15) g) F(ABC) = (0, 3, 4, 5 ,7) + d (1, 2, 6) h)A B C 00 01 00 01 11 10

X X

0 0

X 0

0 X

2 - Dado o circuito abaixo, determine: a) A funo correspondente. b) A funo minimizada por Karnaugh. c) O circuito minimizado utilizando qualquer porta de no mximo 2 entradas.A B C D

F

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3 - Um circuito de alarme de automvel possui quatro sensores eletrnicos utilizados para indicar o estado da porta do motorista, do motor, dos faris e do uso de cinto de segurana. Projete o circuito combinacional mnimo que ative um alarme de acordo com as seguintes condies: Os faris esto acesos e o motor est desligado; ou A porta do motorista est aberta e o motor est ligado; ou A porta do motorista est fechada, o motor est ligado e o passageiro no estiver usando o cinto de segurana.

Considere: - P - Porta Fechada: NL0. Porta Aberta: NL1. - M - Motor Desligado: NL0. Motor Ligado: NL1. - F - Faris Apagados: NL0. Faris Acesos: NL1. - C - Sem o Cinto de Segurana: NL0. Com o Cinto de Segurana: NL1. - A - Alarme Desativado: NL0. Alarme Ativado: NL1. 4 - Projete o circuito combinacional mnimo que determine se as entradas possuem uma quantidade par ou mpar de bits "1".

X Y Z CIRCUITO LGICO

PAR MPAR

5 - O circuito abaixo mostra quatro chaves que so parte de um circuito de controle de uma mquina copiadora. As chaves esto localizadas ao longo do caminho que o papel passa pela mquina. Cada uma das chaves est normalmente aberta, e quando o papel passa pela chave, ela fechada. impossvel que as chaves S1 e S4 estejam fechadas ao mesmo tempo. Projete um circuito combinacional que produza uma sada em nvel alto quando duas ou mais chaves estiverem fechadas ao mesmo tempo. Obtenha a tabela verdade, o mapa de Karnaugh, a funo lgica e o circuito digital.+ 5V S1 R

S2 R CIRCUITO LGICO

Sada F

S3 R

S4 R

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6 - Determine o circuito de controle de uma mquina copiadora que deve acender uma lmpada de alarme atravs de uma sada S sempre que uma das condies abaixo existir: - A bandeja de alimentao de papel estiver vazia e a temperatura interna passar de 60oC; OU - A chave X e a chave Y na trajetria do papel estiverem ativadas, indicando congestionamento no caminho do papel. Considere: - A presena de papel na bandeja de alimentao indicada pelo sensor A em NL1. - O sensor T envia NL1 se a temperatura interna passar de 60oC. - As chaves X e Y enviam NL1 quando estiverem ativadas. - Para acender a lmpada de alarme a sada S deve fornecer NL1. 7 - A figura abaixo apresenta um detector de magnitude, que recebe dois nmeros binrios (x1x0 e y1y0) e determina se eles so iguais e, se no forem, indica qual o maior. Projete o circuito combinacional para esse detector.x1 x0 y1 y0 R (x = y) Detector de Magnitude S (x > y) T (x < y)

8 - Voc foi encarregado da criao de um sistema de segurana para uma agncia bancria. A agncia possui um cofre dotado de uma sirene de segurana, que sempre ativada quando o cofre aberto fora do horrio de expediente do banco. Durante o expediente, um interruptor situado na mesa do gerente deve estar desligado para que o cofre possa ser aberto sem a ativao da sirene. Este sistema possui os seguintes sinais de entrada: - Um sensor na porta do cofre ( C ) sinalizando: 0 porta fechada, 1 porta aberta. - Um relgio eletrnico ( R ) sinalizando : 0 fora do expediente, 1 horrio de expediente. - Um interruptor na mesa do gerente ( I ) sinalizando: 0 sirene desativada, 1 ativa . E um nico sinal de sada: - Uma sirene ( S ) representada: 0 silenciosa, 1 gerando sinal sonoro. Determine a Tabela Verdade, a equao mnima utilizando Karnaugh e o circuito correspondente. 9 - Em um laboratrio, quatro produtos qumicos (A, B, C e D) devem ser guardados em dois depsitos disponveis. A natureza dos produtos tal que perigoso guardar os produtos B e C juntos, a no ser que o produto A esteja no mesmo depsito. Tambm perigoso guardar os produtos C e D juntos. Elabore um circuito que dispare uma sirene sempre que existir uma combinao perigosa em qualquer depsito. Considere: - Os sensores A, B, C e D detectam a presena dos respectivos produtos qumicos, enviando NL1. - A sirene acionada com NL1. 10 - Um produto qumico est armazenado em dois tanques diferentes. Cada tanque tem um sensor de nvel e um sensor de temperatura, que funcionam da seguinte maneira: - Sensores de Nvel (N1 e N2): Apresentam nvel lgico "1" quando o nvel do produto cai abaixo de um ponto especfico. - Sensores de Temperatura (T1 e T2): Apresentam nvel lgico "1" quando a temperatura est acima de 100 C.

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Projete um circuito que indique atravs de um alarme (disparado em nvel lgico "1") quando o nvel dos dois tanques estiver abaixo do especificado OU quando a temperatura dos dois tanques estiver abaixo de 100 C. 11 - A bomba d'gua B1 leva gua de um riacho at o tanque inferior, e a bomba B2 leva gua do tanque inferior para o superior. A bomba B1 deve ligar com o objetivo de manter a gua sempre prxima do nvel mximo (S2), desligando ao atingir S2. A bomba B2 funciona da mesma forma, baseada nos nveis S3 e S4, mas no poder funcionar caso o nvel do tanque inferior esteja abaixo de S1. Se qualquer combinao que os sensores enviarem for impossvel de ocorrer na prtica, as duas bombas devem ser imediatamente desligadas, independente de qualquer outra situao.Tanque Superior

S4 S3

Tanque InferiorB2

S2 S1B1

Riacho

Bomba

Bomba

Considere: S1, S2, S3 e S4 (Sensores de nvel) - NL0 - Ausncia de gua NL1 - Presena de gua B1 e B2 (Bombas d'gua) - NL0 - Desligada NL1 - Ligada Determine a Tabela Verdade, as funes das bombas e os seus respectivos circuitos. 12 - Um foguete para ser controlado necessita de correo de rumo peridica. Quando a direo do foguete se desviar mais de 10o direita com relao direo desejada, deve-se ligar o motor retropropulsor M1. Quando o desvio de mais de 10o esquerda, deve-se ligar o motor retropropulsor M2. Se a velocidade estiver abaixo da velocidade mnima (Vm), deve-se ligar ambos os motores, independente dos possveis desvios. Todos esses procedimentos devem ser cancelados se o foguete estiver submetido a uma chuva de meteoros (motores devem ser desligados). OBS: Nas situaes impossveis de ocorrer na prtica deve-se utilizar Dont Care, independente de qualquer situao descrita acima. Considere: D - sensor de desvio a direita (= 0 normal e = 1 se desvio maior que 10o) E - sensor de desvio a esquerda (= 0 normal e = 1 se desvio maior que 10o) Vm - velocidade mnima (= 0 abaixo e = 1 acima) C - detector de meteoros (= 0 sem meteoros e = 1 com meteoros) M1 e M2 - motores de correo (= 0 desligado e = 1 ligado) Determine a Tabela Verdade, as equaes mnimas dos motores e os circuitos.

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13 - Quatro tanques A, B, C e D de uma indstria qumica contm diferentes lquidos. Sensores de nvel de lquido (Na e Nb) detectam se o nvel do tanque A ou B, respectivamente, sobe acima do nvel determinado. Sensores de temperatura (Tc e Td) existentes nos tanques C e D, respectivamente, detectam se a temperatura de um desses tanques cai abaixo do determinado. Projete um circuito que dispare um alarme quando o nvel do tanque A ou B estiver muito alto. O alarme tambm dispara caso a temperatura dos tanques C e D estiver abaixo do estabelecido. Considere: Na e Nb - sensores de nvel (= 0 normal e = 1 acima do nvel) Tc e Td - sensores de temperatura (= 0 abaixo do determinado e = 1 normal) A - alarme (= 0 desligado e = 1 acionado) 14 - Um equipamento eletrnico deve controlar a temperatura interna e o fornecimento de gua de uma estufa. Para isso, h dois sensores de temperatura (T1 e T2), um sensor de nvel do tanque e um sensor de profundidade de um riacho prximo. Se a temperatura for maior que 35oC, o sistema de refrigerao deve ser acionado. Se a temperatura for menor que 30oC, o sistema de aquecimento que deve ser acionado. Se a temperatura estiver entre 30oC e 35oC, os sistemas de aquecimento e refrigerao devem permanecer desligados. Ao mesmo tempo, uma bomba dgua deve ser acionada se o nvel do tanque (NT) estiver abaixo do especificado. Porm, se o nvel do riacho (NR) estiver muito baixo, a bomba dgua no poder ser acionada. Em situaes impossveis de ocorrer na prtica, deve-se utilizar dont care em todas as sadas (independente de qualquer outra situao).

T2 T1 NT A R B Bomba NR Sistemas de Tanque Aquecimento e Refrigerao Riacho

Considere: T1 (Sensor de temp.) T2 (Sensor de temp.) NR e NT (Sensores de nvel) NL1 T > 30oC NL0 T < 30oC NL1 T > 35oC NL0 T < 35oC NL1 Com gua NL0 Sem gua B (Bomba dgua) NL1 Acionada NL0 Desacionada

A NL1 Acionado (Sist. de Aquecimento) NL0 Desacionado R NL1 Acionado (Sist. de Refrigerao) NL0 Desacionado

Determine a Tabela Verdade, as equaes mnimas e os circuitos correspondentes.

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5. FUNES COM PORTAS NAND E NORPodemos implementar qualquer funo booleana utilizando apenas portas NAND ou somente portas NOR. Isso possvel porque as portas NAND e NOR, em combinaes apropriadas, podem ser usadas para implementar cada uma das operaes booleanas OR, AND e INVERSOR, conforme ilustrado na figura abaixo.

A

X=A.A=A

A

X=A+A=A

A B

A.B X=A.B

A B

A+B X=A+B

A

A X=A.B=A+B

A

A X=A+B=A.B

B B

B B

A principal vantagem est no fato de se utilizar apenas um tipo de CI (Circuito Integrado) para implementar uma funo onde seria necessria a utilizao de diversas portas lgicas diferentes. Com isso possvel otimizar o circuito, diminuindo as dimenses e custo final do projeto. Devemos substituir cada produto, soma ou complemento, pelo circuito equivalente com esse tipo de portas. Para facilitar o entendimento do mtodo de transformao, vamos partir para exemplos. Verifique a funo abaixo: F = A.B + A.(B + C) importante notar que para implementar um circuito lgico que atenda a funo acima, seria necessrio 2 portas AND, 2 portas Inversoras, 1 porta NOR e 1 porta OR. Em termos de Circuitos Integrados seriam necessrios um CI para as portas AND, um CI para as Inversoras, um CI para a porta NOR e outro CI para a porta OR, resultando num total de 4 Circuitos Integrados. Vamos agora implementar a funo atravs somente de portas NAND com o objetivo de diminuir o nmero de circuitos integrados. Para isso, a expresso algbrica da funo deve ser manipulada para a obteno de uma funo onde a operao OU no esteja presente. Isto possvel se usarmos convenientemente o Teorema de De Morgan, conforme os passos a seguir: 1 Anlise da funo Para implementarmos o circuito apenas com portas NAND, necessrio que a funo esteja no formato Produto de Termos. Na funo analisada, percebemos que necessrio mudar os dois sinais de soma (+) para produto (.). Isso possvel atravs da aplicao do Teorema de De Morgan.

2 Aplicao de De Morgan Podemos aplicar o Teorema diretamente no termo (B + C), resultando na seguinte funo:

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F = A.B + A.(B.C)

F = A.B + A.(B.C) Para aplicarmos o Teorema de De Morgan, necessrio que uma barra de complemento seja inserida acima do sinal de soma, envolvendo os dois termos. Porm, se inserirmos apenas uma barra, estaremos invertendo o resultado da funo. Portanto, sempre que for necessria uma nova barra de complemento, deve-se colocar duas barras para manter o resultado da funo original.

F = A.B + A.(B.C)

F = A.B . A.(B.C)

3 - Implementando a funo atravs de portas NAND de 2 entradasA A A.B

F

B A.B.C C C B.C B.C

O CI 7400 comporta quatro portas NAND de duas entradas, portanto bastariam dois destes CIs para implementar esta funo, em vez de quatro CIs conforme implementado anteriormente antes das transformaes em portas NAND. Verifique nos exerccios a seguir que, durante o procedimento de transformao para portas NAND, pode surgir a necessidade de transformar novamente a funo em soma de termos para depois retornar em produto de termos. Isto pode ser necessrio para que se encontre uma funo menor. Exerccio: Dadas as funes abaixo, transforme-as em produto de termos e em seguida implemente o circuito lgico composto apenas de portas NAND de duas entradas. a) F = (A + B) . (C + D) Resposta:

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b) F = A + B Resposta:

c) F = A + B + C Resposta:

d) F = A.C + B.(A + D) Resposta:

Exerccio: Minimize a funo abaixo utilizando Karnaugh e depois implemente o circuito lgico apenas com portas NAND de duas entradas. F = A.B.D + A.B.C.D + B.C.D + A.B.C + A.B.C

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Resposta:

Todo o procedimento para transformao em portas NAND vlido para transformao em portas NOR, ou seja, como o objetivo agora eliminar todos os produtos para sobrar apenas as somas, vamos utilizar o Teorema de De Morgan para implementar um circuito lgico construdo apenas com portas NOR. Exemplo: Transforme a funo em soma de termos e implemente o circuito lgico apenas com portas NOR de duas entradas. F = A.B + A.B.C 1 Anlise da funo Podemos observar que necessrio mudar os trs sinais de produto (.) para soma (+). 2 Aplicao de De Morgan F = A.B + A.(B + C)

F = A.B + A.(B + C)

F = (A + B) + (A + B + C)

F = (A + B) + (A + B + C) 3 - Implementando a funo atravs de portas NOR de 2 entradasA F

B

C

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Exerccios: Dadas as funes abaixo, transforme-as em soma de termos e em seguida implemente o circuito lgico composto apenas de portas NOR de duas entradas. a) F = A.(C + B.D) Resposta:

b) F = B.(A.B + C) Resposta:

Exerccio: Minimize a funo abaixo por Karnaugh e depois implemente o circuito lgico utilizando apenas portas NOR de duas entradas. F = A.B.C + A.C + A.B.C + A.B.C Resposta:

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EXERCCIOS PROPOSTOS

1 - Transforme as funes abaixo em produto de termos. Implemente os circuitos das funes obtidas utilizando apenas portas NAND de 2 entradas. a) F = (A + B.C) . (A.B + C) b) F = A.C + B.(A + D) c) F = (X + Y + Z).W +X.Z d) F = (A.B + C) + A.C 2 - Transforme as funes abaixo em soma de termos. Implemente os circuitos das funes obtidas utilizando apenas portas NOR de 2 entradas. a) F = (A + B.C) . (A.B + C) b) F = (X . Y) . (Z + X . W) c) F = (X .Y) . (Z + W) d) F = (X + Y.Z).X.Z 3 - Converta o circuito abaixo para um circuito que use apenas portas NAND. Em seguida, escreva a expresso de sada para o novo circuito.X Y Z

G

W

4 - Minimize a funo abaixo utilizando Karnaugh e, em seguida, transforme a funo minimizada em produto de termos. Implemente o circuito utilizando apenas portas NAND de 2 entradas. F = A.B.C + C.D + A.B.D + A.C.D + B.C.D

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5 - Determine a funo em soma de termos do circuito abaixo.A B S C

6 - Dado o circuito abaixo, determine: a) A funo correspondente. b) A funo transformada em soma de termos. c) O circuito utilizando apenas portas NOR de 2 entradas.

A B C D F

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6. MTODO DE PARIDADEQuando uma informao transmitida de um dispositivo (transmissor) para outro (receptor), h a possibilidade de ocorrncia de erros quando o receptor no recebe uma informao idntica quela que foi enviada pelo transmissor. A principal causa de um erro o rudo eltrico, que consiste em flutuaes esprias na tenso ou corrente que esto presentes em praticamente todos os sistemas eletrnicos. Por isso, muitos sistemas digitais utilizam algum mtodo de deteco de erros. Uma das tcnicas mais simples para deteco de erros o Mtodo de Paridade. Um bit de paridade consiste em um bit extra anexado ao conjunto de bits a ser transferido. O bit de paridade pode ser 0 ou 1, dependendo do nmero de 1s contido no conjunto de bits. Dois mtodos diferentes so usados. No mtodo que usa paridade par, o valor do bit de paridade determinado para que o nmero total de 1s no conjunto de bits (incluindo o bit de paridade) seja um nmero par. Por exemplo, suponha que o conjunto de bits seja 1000011. Esse conjunto de bits tem trs 1s; portanto, anexamos um bit de paridade par igual a 1 para tornar par o nmero total de 1s. O novo conjunto de bits, incluindo o bit de paridade, passa a ser: 11000011. Se o grupo de bits j contiver um nmero par de 1s, o bit de paridade ter valor 0. O mtodo de paridade mpar usado da mesma maneira, exceto que o bit de paridade determinado para que o nmero total de 1s, incluindo o bit de paridade, seja mpar. Paridade Par Paridade mpar

1 1000011 0 1001000

0 1000011 1 1001000

bit de paridade

O bit de paridade gerado para detectar erros de apenas um bit que ocorram durante a transmisso. Por exemplo, suponha que o conjunto de bits 1000001 seja transmitido com paridade mpar. O cdigo transmitido seria: 11000001. O receptor verifica se a informao transmitida contm um nmero mpar de 1s (incluindo o bit de paridade). Em caso afirmativo, o receptor considera que o cdigo foi recebido corretamente. Agora, suponha que, devido a algum rudo, seja recebido o seguinte cdigo: 11000000. O receptor identificar que o cdigo tem um nmero par de 1s. Isso significa que h algum erro no cdigo, devendo ser descartado. evidente que o mtodo de paridade no funcionar se ocorrer erro em dois bits, porque dois bits errados no geram alterao na paridade do cdigo. Na prtica, o mtodo de paridade usado em situaes em que a probabilidade de erro de um nico bit baixa e a probabilidade de erro em dois bits seja zero. O circuito mostrado na figura seguinte usado para gerao de paridade e verificao de paridade. Esse exemplo usa quatro bits de dados fazendo uso da paridade par. Esse circuito pode ser facilmente adaptado para usar paridade mpar e um nmero qualquer de bits. Os dados a serem transmitidos so aplicados ao circuito gerador de paridade que produz um bit de paridade par em sua sada, totalizando cinco bits para transmisso. Esses cinco bits entram no circuito verificador de paridade do receptor, o qual gera uma sada de erro (E), que indica se ocorreu ou no um erro em um nico bit. Verifique que o circuito emprega portas OU-Exclusivo, pois ela opera de tal forma que gera NL1 se o nmero de 1s nas entradas for mpar e gera uma sada NL0 se o nmero de 1s nas entradas for par.

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Gerador de paridade par

Paridade Par D3 D2 D1 D0 D3 D2 D1 D0

Verificador de paridade par Paridade D3 D2 D1 D0 Erro (E) 1 = erro 0 = sem erro

Exerccio: Determine o bit de paridade par dos nmeros binrios abaixo. a) 100101 b) 01011011 c) 1110111 Resposta:

Exerccio: Os dados abaixo foram recebidos por um circuito verificador de paridade mpar de 7 bits, sendo o MSB o bit de paridade. Determine quais conjuntos de dados tiveram um bit errado na transmisso. a) 10010100 b) 01001011 c) 11001011 Resposta:

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EXERCCIOS PROPOSTOS

1 - Porque o mtodo de paridade no consegue detectar um erro duplo de bit em um dado transmitido? 2 - A seqncia de bits abaixo foi recebida pelo circuito verificador de paridade da pgina anterior. Determine quais conjuntos de dados que provavelmente tiveram um bit errado na transmisso. 10010011100100111111 3 - Determine a sada do gerador de paridade da pgina anterior para cada um dos seguintes conjuntos de dados de entrada D3D2D1D0: a) 0111 b) 1001 c) 0000 d) 0100 4 - Determine a sada do verificador de paridade da pgina anterior para cada um dos conjuntos de dados enviados pelo transmissor: a) 01010 b) 11110 c) 11111 d) 10000

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7. ARITMTICA DIGITALPrimeiramente veremos como as diversas operaes aritmticas so feitas com nmeros binrios e tambm em hexadecimal, e depois estudaremos os circuitos lgicos que realizam estas operaes em um sistema digital.

7.1.

Adio Binria

A adio de dois nmeros binrios realizada da mesma forma que a adio de nmeros decimais. A nica diferena est que, no sistema binrio, apenas quatro situaes podem ocorrer na soma de dois dgitos (bits), qualquer que seja a posio: 0+0=0 1+0=1 1 + 1 = 10 = 0 + carry 1 para a prxima posio 1 + 1 + 1 = 11 = 1 + carry 1 para a prxima posio Exerccios: Some os seguintes nmeros binrios. a) 10110 + 00111 b) 10001111 + 10010010 c) 11,011 + 10,110 Resposta:

7.2.

Representao de Nmeros com Sinal

Como a maioria dos computadores e das calculadoras digitais efetua operaes tanto com nmeros positivos quanto negativos, necessrio representar de alguma forma o sinal do nmero (+ ou -). Em geral, a conveno que tem sido adotada que um 0 no bit de sinal representa um nmero positivo e um 1 no bit de sinal representa um nmero negativo. Na figura seguinte, o bit na posio mais esquerda o bit de sinal que representa positivo (+) ou negativo (-). Os outros seis bits so a magnitude do nmero, que igual a 52 em decimal.

0

1

1

0

1

0

0

= +52|10

1

1

1

0

1

0

0

= -52|10

+

Magnitude = 52|10

-

Magnitude = 52|10

Essa representao denominada Sistema Sinal-Magnitude para nmeros binrios com sinal. Embora esse sistema seja uma representao direta, os computadores e calculadoras Universidade Santa Ceclia 46

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normalmente no o utilizam, porque a implementao do circuito mais complexa do que em outros sistemas. O sistema mais usado para representar nmeros binrios com sinal o Sistema de Complemento de 2. Antes de saber como esse sistema, temos que saber o complemento de 1 e o complemento de 2 de um nmero binrio. Forma do Complemento de 1 O complemento de 1 de um nmero binrio obtido substituindo cada 0 por 1 e cada 1 por 0. Em outras palavras, substitui-se cada bit do nmero binrio pelo seu complemento, conforme mostrado a seguir. 101101 010010 Nmero binrio original Complemento de 1

Forma do Complemento de 2 O complemento de 2 de um nmero binrio formado tomando-se o complemento de 1 do nmero e adicionando-se 1 na posio do bit menos significativo. O processo ilustrado a seguir para (101101)2 = (45)10. 101101 010010 + 1 010011 Equivalente binrio de 45 Complemento de 1 Adiciona-se 1 para formar o complemento de 2 Complemento de 2

Para finalizar, basta acrescentar um bit 1 na frente do nmero encontrado, que poder ser a posio definida para o bit de sinal. 1 0 1 0 0 1 1 = (-45)10 Assim, o sistema de complemento de 2 para representao de nmeros com sinal funciona da seguinte forma: Se o nmero for positivo, a magnitude representada na forma binria direta, e um bit de sinal 0 colocado em frente ao bit mais significativo (Most Significant Bit MSB). 0 1 0 1 1 0 1 = +45|10

+ -

Binrio

Se o nmero for negativo, a magnitude representada na sua forma do complemento de 2 e um bit de sinal 1 colocado em frente ao MSB. 1 0 1 0 0 1 1 = -45|10

-

Complemento de 2

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O sistema de complemento de 2 usado para representar nmeros com sinal porque permite realizar a operao de subtrao efetuando na verdade uma adio. Isso importante porque um computador digital pode usar o mesmo circuito tanto na adio quanto na subtrao, desse modo poupando hardware. Um nmero binrio negativo escrito na forma Complemento de 2 pode ser definido de acordo com a frmula abaixo, facilitando sua converso para o valor correspondente em decimal.

Exemplo: Transforme o nmero 1101, que est em complemento de dois, para o seu equivalente decimal. a = - 1.23 + (1.22 + 0.21 + 1.20) a = - 8 + (4 + 0 + 1) = -8 + 5 a = - 3 |10

7.3.

Adio no Sistema Complemento de 2

Caso 1 Dois Nmeros Positivos: A adio de dois nmeros positivos bastante direta. Considere a adio de +9 e +4. +9 = 1 0 0 1 +4 = 1 0 0 Para nmeros positivos, deve-se igualar o nmero de casas acrescentando bits 0.

Caso 2 Um nmero Positivo e um Outro Menor e Negativo: Considere a adio de +9 e 4. Lembre-se que 4 estar representado em complemento de 2. +9 = 1 0 0 1 4 = 1 1 0 0

Este Carry descartado.

Caso 3 Um nmero Positivo e um Outro Maior e Negativo: Considere a adio de 9 e +4. 9 = 1 0 1 1 1 +4 = 1 0 0

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10111 00100 11011

1001 1100 10101

1001 0100 1101

a = an b n +

n 1 k =0

ak b k

+9 +4 +13

+9 4 +5

9 +4 5

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Caso 4 Dois nmeros Negativos: Considere a adio 9 e 4. 9 = 1 0 1 1 1 4 = 1 1 0 0 Para nmeros negativos, deve-se igualar o nmero de casas acrescentando bits 1.

10111 11100 110011Este Carry descartado

9 4 13

7.4.

Subtrao no Sistema Complemento de 2

A operao de subtrao usando o sistema de complemento de 2, na verdade, envolve uma operao de adio.

7.5.

Multiplicao de Nmeros Binrios

A multiplicao de nmeros binrios feita do mesmo modo que a multiplicao de nmeros decimais. O procedimento, na verdade, mais simples, uma vez que os dgitos multiplicadores podem ser apenas 0 ou 1. O exemplo seguinte ilustra este procedimento para nmeros binrios sem sinal. 1001 1011 1001 1001 0000 1001 1100011 +9 +11

+99

Caso um nmero esteja em complemento de 2, deve-se primeiro convert-lo para o seu equivalente em binrio positivo. Assim, possvel efetuar a multiplicao como no caso acima. Evidente que o resultado deve ser convertido para binrio negativo, usando o complemento de 2.

7.6.

Diviso Binria

O processo para dividir nmeros binrios o mesmo que utilizado para nmeros decimais. Para ilustrar, segue um exemplo onde iremos dividir (9)10 por (3)10. +9 = 1 0 0 1 +3 = 1 1 1001 11 0011 11 0 11 1 1 (3)10

A diviso de nmeros com sinal tratada do mesmo modo que na multiplicao. Exerccio: Sendo A = 50 |10 e B = 10 |10, efetue as operaes solicitadas em binrio. a) A + B b) A B

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c) d) e) f)

A+B AB A*B A/B

Resposta:

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7.7.

Aritmtica Hexadecimal

Nmeros em hexadecimal so usados extensivamente na programao em linguagem de mquina e na especificao de endereos de memria nos computadores. Quando se trabalha nessas reas, encontram-se situaes em que os nmeros hexa tm que ser somados ou subtrados. Adio Hexadecimal A adio hexadecimal realizada basicamente da mesma forma que a adio decimal desde que voc se lembre de que o maior dgito hexa F em vez de 9. aconselhvel seguir os procedimentos abaixo: 1- Some os dois dgitos hexa em decimal, inserindo mentalmente o equivalente decimal para os dgitos maiores que 9. 2- Se a soma for menor ou igual a 15, o resultado da soma pode ser expresso como um dgito hexa. 3- Se a soma for maior ou igual a 16, subtraia 16 e transporte um carry 1para a posio do prximo dgito. Exemplo: Some os nmeros hexa 58 e 24. 58 +24 7C A soma dos dgitos 8 e 4 gera o resultado 12, que corresponde a C em hexa. Nesse caso, no h carry para o dgito da prxima posio. Ao somar 5 com 2, gera-se o resultado 7. Exemplo: Some os nmeros hexa 58 e 4B. 58 +4B A3 Comece somando 8 com B, substituindo mentalmente o decimal 11 por B. Isso gera uma soma igual a 19. Visto que 19 maior que 16, obtenha 3 (por subtrao); escreva o dgito 3 logo abaixo dos dgitos somados e transporte um carry 1 para a prxima posio. Esse carry somado ao 5 e ao 4 gerando uma soma igual a 10, que ento convertido para o hexadecimal A.

Subtrao Hexadecimal Lembre-se de que os nmeros hexadecimais so apenas uma maneira eficiente de representar nmeros binrios. Assim, podemos subtrair nmeros hexa usando o mesmo mtodo usado para nmeros binrios, ou seja, o complemento de 2. Podemos obter o complemento de 2 de um nmero hexadecimal aps sua converso para binrio, e ento convertendo novamente para hexa, conforme ilustrado a seguir: 73A 0111 0011 1010 1000 1100 0110 8C6 Nmero hexa converta para binrio efetue o complemento de 2 converta novamente para hexa

Porm, existe um procedimento mais rpido: subtraia cada dgito hexa de F; em seguida some 1. Vamos experimentar esse procedimento para o exemplo anterior: Universidade Santa Ceclia 51

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F -7 8

F -3 C

F -A 5

Subtraia cada dgito hexa de F

8 + 8

C C

5 1 6

some 1 equivalente hexa do complemento de 2

Exemplo: Subtraia 3A5 |16 de 592 |16. Primeiro, deve-se converter o nmero 3A5 para sua forma em complemento de 2:

F -3 C

F -A 5

F -5 A

C + C

5 5

A 1 B

Em seguida some esse resultado ao valor 592.

592 +C5B 11EDEste Carry descartado.

Exerccio: Efetue as operaes solicitadas dos nmeros hexa abaixo. a) 3A +46 b) 803 + 3DC c) 7F 1A d) 91B 301 Resposta:

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EXERCCIOS PROPOSTOS

1 - Determine o complemento de 2 dos nmeros abaixo: a) 1001000 |2 b) 101101 |2 c) 39 |10 d) 82 |10 2 - Transforme os nmeros abaixo que esto em complemento de dois, para o seu equivalente decimal. a) 1101101 b) 100000 c) 1010111 3 - Sendo A = 36 |10 e B = 6 |10, efetue as operaes solicitadas em binrio, mostrando o desenvolvimento. a) A + B b) A B c) A + B d) A B e) A * B f) A / B Universidade Santa Ceclia 53

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4 - Sendo A = 72 |10 e B = 8 |10, efetue as operaes solicitadas em binrio, mostrando o desenvolvimento. a) A + B b) A B c) A + B d) A B e) A * B f) A / B 5 - Efetue as operaes solicitadas dos nmeros hexa abaixo. a) 3E91 + 2F93 b) FFF + 0FF c) ABC + DEF d) 3E91 2F93 e) 0300 005A f) F000 EFFF 6 - Um pequeno computador tem uma faixa de memria utilizvel situada nos seguintes endereos hexa: 0200 a 03FF, e 4000 a 7FD0. Qual o nmero total de posies de memria disponveis?

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8. CIRCUITOS ARITMTICOSAs operaes aritmticas so realizadas na Unidade Lgica e Aritmtica (ULA) de um computador, onde portas lgicas so combinadas de tal forma que seja possvel somar, subtrair, multiplicar e dividir nmeros binrios. Estudaremos agora algumas clulas que compem uma ULA, capazes de efetuar as operaes aritmticas discutidas anteriormente.

Clula Meio-SomadorSeja uma clula com duas entradas e duas sadas, cuja operao definida por F = A + B. 1 Etapa: Montar a Tabela Verdade. A 0 0 1 1 B 0 1 0 1 Operao Decimal A + B Vi S

2 Etapa: Encontrar as equaes minimizadas atravs dos Mapas de Karnaugh.

3 Etapa: Implementar as funes atravs de Portas Lgicas.B A

Vi

S

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Clula Somador CompletoA clula anterior nos permitia efetuar a soma de dois nmeros com apenas 1 bit. Para somar dois nmeros formados por uma quantidade maior de bits, por exemplo um byte, podemos fazer uma associao de vrias clulas do tipo somador completo. Abaixo temos um exemplo de um somador de 4 bits: B4 A4 B3 A3 B2 A2 B1 A1

Vi

Vi

Vi

Vi

+Vi+1 S4

+Vi+1 S3

+Vi+1 S2

+Vi+1 S1

A operao de uma clula Somador Completo definida por: F = A + B + Vi. 1 Etapa: Montar a Tabela Verdade. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 Vi 0 1 0 1 0 1 0 1 Oper. Decimal A + B + Vi Vi+1 S

2 Etapa: Encontrar as equaes minimizadas atravs dos Mapas de Karnaugh.

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3 Etapa: Implementar as funes atravs de Portas Lgicas.B A

Vi+1

Vi

S

Clula SubtratoraSeja uma clula de trs entradas e duas sadas, cuja operao definida por F = A B Vi. 1 Etapa: Montar a Tabela Verdade. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 Vi 0 1 0 1 0 1 0 1 Oper. Decimal A B Vi Vi+1 S

2 Etapa: Encontrar as equaes minimizadas atravs dos Mapas de Karnaugh.

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3 Etapa: Implementar as funes atravs de Portas Lgicas.B A

Vi+1

Vi

S

Exerccio: A clula Sinal da Adio envolve dois nmeros dotados de sinal:

A = an 2 n +

n 1 k =0 n 1

ak 2 k

B = bn 2 n +

k =0

bk 2 k

A + B = an bn +[Vi] Projete uma clula "Sinal da Adio", cuja operao decimal : - A - B + Vi. Resposta:

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Exerccio: A clula Sinal da Subtrao envolve dois nmeros dotados de sinal. Sabemos que a operao de subtrao entre dois nmeros : A - B - Vi. Para nmeros dotados de sinal, a operao dever ser considerada como: - (A - B) - Vi, ou ento, - A + B - Vi. Projete uma clula "Sinal da Subtrao", cuja operao decimal : - A + B - Vi. Resposta:

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EXERCCIOS PROPOSTOS

1 - Projete uma nica clula Somador-Completo / Subtratora, onde uma varivel de controle X ir determinar o modo de funcionamento: Clula Somador Completo Se X = 0 Se X = 1 Clula Subtratora

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9. FAMLIAS LGICAS DE CIRCUITOS INTEGRADOSEmbora existam muitos fabricantes de CIs (Circuitos Integrados), a maior parte da nomenclatura e terminologia razoavelmente padronizada. Os termos mais teis so definidos a seguir: VIH(min) Tenso Mnima de Entrada em Nvel Alto VIL(mx) Tenso Mxima de Entrada em Nvel Baixo VOH(min) Tenso Mnima de Sada em Nvel Alto VOL(mx) Tenso Mxima de Sada em Nvel Baixo IIH Corrente de Entrada em Nvel Alto IIL Corrente de Entrada em Nvel Baixo IOH Corrente de Sada em Nvel Alto IOL Corrente de Sada em Nvel Baixo

IOH

IIH

IOL

IIL

Nveis de Tenso: Circuitos lgicos s trabalharo confiavelmente com nveis de tenso especificados pelos fabricantes, ou seja, as tenses devem ser menores que VIL(max) e maiores que VIH(min) fora da faixa de indeterminao e com alimentao adequada.

VsNvel 1

IndeterminadoNvel 0

Fan In: Nmero que expressa a quantidade de entradas de uma porta lgica Fan Out: Nmero que expressa a quantidade mxima de blocos da mesma famlia, que poder ser conectada sada de um nico bloco lgico. Na famlia TTL o fan-out em torno de dez (10) para a maioria das portas Potncia: Como todo circuito eltrico, um circuito lgico consome uma certa quantidade de potncia. Essa potncia fornecida por fontes de alimentao e esse consumo deve ser levado em considerao em um sistema digital. Se um circuito integrado consome menos potncia poderemos ter uma fonte de menor capacidade e com isso reduziremos os custos do projeto.

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Tempo de Comutao (tc): Tempo necessrio para que a sada de um circuito lgico mude de estado. Vs

Nvel 1

Nvel 0

tc

tc

Tempo de Atraso (tatraso): Tempo que a sada leva para responder a uma mudana de estado na entrada. V entrada

Nvel 1

Nvel 0

t V sadaNvel 1

Nvel 0

t t atraso Velocidade x Potncia: Um circuito digital ideal aquele que possui o menor consumo de potncia e o menor atraso de propagao. Em outras palavras, o produto de velocidade e potncia deve ser o menor possvel. uma medida muito usada para comparar a performance de diferentes CIs. Imunidade ao Rudo: Rudos so sinais indesejveis gerados por campos eletromagnticos que podem afetar o funcionamento de um circuito lgico. Esses sinais podem fazer com que a tenso de entrada de um circuito lgico caia abaixo de VIH(min) ou aumente alm de VIL(max), gerando falsos sinais. A imunidade ao rudo se refere capacidade de um circuito lgico de rejeitar esse rudo. Fornecimento e Absoro de Corrente: O fornecimento de corrente mostrado na figura seguinte. Quando a sada da porta lgica 1 est em ALTO, ela fornece uma corrente IIH para a entrada da porta lgica 2.

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A absoro de corrente mostrada na segunda parte da figura. Quando a sada da porta lgica 1 est em BAIXO, ela absorve uma corrente IIL pela entrada da porta lgica 2.

9.1.

A Famlia Lgica TTL (Transistor Transistor Logic)

O circuito lgico bsico TTL a porta NAND. Seu diagrama de circuito mostrado a seguir permite que a sada fornea 0 ou 1 de acordo com a combinao das duas entradas. Este circuito est na configurao Totem-Pole, que impede que os dois transistores T3 e T4 conduzam juntos.

VCCR1 R2 R4

T3 T1 A B VS T4 R3 T2 D1

Estando A ou B com nvel zero, T1 estar saturado levando T2 ao corte, e consequentemente T4. O potencial na base de T3 suficiente para satur-lo, enviando na sada nvel lgico um. A tenso de sada ser VCC (VR4 + VCE sat T3 + VD1). A corrente sai para fora da porta atravs de D1. Se A e B estiverem com nvel 1, haver no transistor T1 uma conduo de base para coletor, saturando T2 e consequentemente T4, ficando a sada com VCE sat T4 0,3 nvel zero. O potencial Universidade Santa Ceclia

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VCE sat T2 levar T3 ao corte e D1 tambm no conduzir. A corrente fluir da carga para o interior da porta, via coletor-emissor de T4. TTL Padro - Cdigo 74XX Existem duas sries TTL padro diferenciadas pela faixa de tenso de alimentao e temperatura: a srie 74 e a srie 54. A srie 74 utiliza alimentao entre 4,75 V e 5,25 V e opera entre 0 a 70 C. A srie 54 utiliza alimentao entre 4,5 V e 5,5 V e opera entre -55 a 125 C. Existe uma margem de segurana de uma sada para a entrada, chamada de margem de rudo, que dado por: VIL(max) - VOL(max) = 0,8V - 0,4V = 0,4 V. A margem de rudo tambm poder ser dada por: VOH(min) - VIH(min) = 2,4V - 2,0V = 0,4 V. As tenses mximas de trabalho de um TTL padro no devem ultrapassar 5,5 V. Uma tenso maior de 5,5 V aplicada a um emissor de entrada pode causar dano na juno B-E de T1. Tenses menores que 0,5 V tambm podem danificar o componente. A srie TTL padro fornece uma grande variedade de portas lgicas, porm raramente so utilizados em novos projetos devido melhor performance das novas sries TTL. Essas outras sries, conhecidas como sub-famlias, fornecem uma ampla faixa de capacidades de velocidade e potncia. TTL Low Power Cdigo 74LXX e TTL High Speed - Cdigo 74HXX Estas sries so verses TTL para baixa potncia (74L) e alta velocidade (74H). A primeira consumia 1 mW e tinha um tempo de atraso de propagao de 33 ns e a segunda consumia 23 mW, com um tempo de atraso de propagao de 6 ns. No so mais fabricadas atualmente. TTL Schottky Cdigo 74SXX Esta srie utiliza diodos Schottky entre a base e o coletor dos seus transistores, evitando que eles trabalhem saturados. Com isso o tempo de resposta do circuito mais rpido. Por exemplo, a porta NAND 74S00 tem um atraso mdio de 3 ns, mas um consumo de potncia de 20 mW. TTL Low Power Schottky Cdigo 74LSXX A srie 74LS uma verso de menor potncia e menor velocidade da srie 74S. Ela utiliza a combinao transistor/diodo Schottky, mas com valores maiores de resistores de polarizao, o que diminui o consumo. Uma porta NAND 74LS tem um atraso tpico de propagao de 9,5 ns e dissipao mdia de potncia de 2 mW. TTL Schottky Avanada Cdigo 74ASXX A srie 74AS surgiu como uma melhoria da srie 74S. Possui velocidade e fan-out maiores e um menor consumo se comparado com a srie 74S. TTL Schottky Avanada Baixa Potncia Cdigo 74ALSXX Esta srie surgiu como uma melhoria da srie 74SL. TTL Fast Cdigo 74FXX Esta a srie TTL mais nova. Ela utiliza uma tcnica de fabricao de circuitos integrados que reduz as capacitncias entre os dispositivos internos visando reduzir os atrasos de propagao.

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Na tabela temos uma comparao entre os tipos TTL vistos:

ndices de performance Atraso de propagao (ns) Dissipao de potncia (mW) Produto velocidade-potncia (pJ) Taxa mxima de clock (MHz) Fan-out (mesma srie) Parmetros de tenso VOH (min) VOL (max) VIH (min) VIL (max)Entradas Desconectadas (Flutuando)

74 9 10 90 35 10 74 2,4 0,4 2,0 0,8

74S 3 20 60 125 20 74S 2,7 0,5 2,0 0,8

74LS 9,5 2 19 45 20 74LS 2,7 0,5 2,0 0,8

74AS 1,7 8 13,6 200 40 74AS 2,5 0,5 2,0 0,8

74ALS 4 1,2 4,8 70 20 74ALS 2,5 0,4 2,0 0,8

74F 3 6 18 100 33 74F 2,5 0,5 2,0 0,8

Entradas desconectadas (abertas) em circuitos TTL se comportam como se o nvel lgico 1 fosse aplicado essa entrada. Embora a lgica esteja correta, entradas desconectadas se comportam como captadoras de rudos, fazendo com que o circuito lgico no trabalhe corretamente. A figura abaixo mostra trs maneiras de tratar entradas lgicas no utilizadas:

Encapsulamento de Circuito Integrados Alguns tipos de encapsulamento de CIs.

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Circuito TTL em Totem-Pole Dispositivos com sadas em totem-pole tm maior velocidade de chaveamento e gastam menor potncia no circuito. Porm, as sadas totem-pole no podem ser ligadas juntas, pois o fluxo de corrente dentro dos dispositivos podem causar um superaquecimento dos mesmos. Como soluo para esse problema, possvel colocar resistores no ponto de ligao entre os CIs, conforme mostrado na figura abaixo.

VCC

VCC

sada A B

alternativa para ligar duas sadas ao mesmo ponto.Circuito TTL em Coletor Aberto (Open Colector) VCC REXT R1 T1 A B T2 T4 VS R2

R3

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Alguns circuitos TTL so projetados com sadas coletor aberto. Nesta configurao, a sada no transistor T4, que est aberto (desconectado), Para operao adequada, um resistor pull-up externo deve ser conectado. O valor desse resistor usualmente escolhido como 10K . Os dispositivos em coletor aberto apresentam uma velocidade de chaveamento bem menor do que aqueles com sada totem-pole. Em contrapartida, eles podem ter suas sadas conectadas juntas de modo seguro, conforme mostrado na figura. Esta conexo denominado Wired And ou Funo E no Fio. VCC

S1

S S2

Simbologia para Portas Lgicas em Coletor Aberto

Circuito TTL Totem-Pole em Tri-State (Terceiro Estado) Esta configurao possui a operao de alta velocidade do arranjo totem-pole, enquanto permite que as sadas sejam conectadas juntas. Permite trs estados de sada possveis: Alto, Baixo e Alta Impedncia (Hi-Z). Quando um terminal est em Alta Impedncia, como se ele estivesse desconectado do resto do circuito, com uma resistncia de vrios megaohms em relao a terra e Vcc. Os CIs Tri-State tem uma outra entrada que permite selecionar o modo de funcionamento do dispositivo.

AS

X0 0 1

T1satur. corte corte

T2corte satur. corte

S0 1 Tri-State

BX

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Vcc

T2

S T1

X

Exerccio: Quantas portas NAND 74ALS20 podem ser acionadas pela sada de uma outra 74ALS20 ? Caractersticas: - IOH(max) = 400 A - IOL(max) = 8 mA - IIH(max) = 20 A - IIL(max) = 0,1 mA Resposta:

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Exerccio: Dado as caractersticas de corrente, quantas entradas TTL LS uma sada Standard pode alimentar ? TTLIIL IIH IOL IOH STANDARD 1,6 mA 40 A 16 mA 300 A

LS0,36 mA 10 A 8 A 400 A

Resposta:

Exerccio: Implementar a funo Y = A.B . C.D . E.F com portas NE de duas entradas, utilizando

sada convencional (totem pole) e open colector.Resposta:

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Exerccio: Uma porta lgica tem as seguintes especificaes: VIH(min) = 2 V VIL(max) = 0,8 V VOH(min) = 2,7 V VOL(max) = 0,4 V tPLH(ns) = 20 ns tPHL(ns) = 20 ns As seguintes formas de onda foram injetadas nesta porta. Verifique se a porta lgica pode responder essas formas de onda.

Resposta:

Exerccio: Determine a expresso lgica para a sada do circuito abaixo.

Resposta:

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9.2.

A Famlia Lgica MOS (Metal Oxide Semiconductor)

A maioria dos circuitos digitais MOS (metal oxide semiconductor semicondutor com xido metlico) constituda de transistores de efeito de campo (MOSFET). Eles so menores, consomem pouco e so mais fceis de fabricar. Dispositivos MOS podem conter um nmero maior de elementos de circuitos em um nico encapsulamento do que os circuitos integrados bipolares. A grande desvantagem dessa tecnologia sua susceptibilidade a danos provocados por eletricidade esttica. O MOSFET

Circuitos Digitais com MOSFETs Os circuitos digitais que utilizam MOSFETs podem ser divididos em trs categorias: P-MOS, que utiliza MOSFETs com canal-P; N-MOS, que utiliza MOSFETs com canal-N; e CMOS (MOS Complementar) que utiliza ambos. Os circuitos P-MOS no so mais encontrados. Inversor N-MOS A figura abaixo mostra um circuito bsico de um INVERSOR N-MOS:

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O circuito anterior mostra dois MOSFETs canal-N. O transistor Q1 chamado MOSFET de carga e Q2 chamado de MOSFET de comutao. O transistor Q1 est sempre conduzindo e funciona como se fosse um resistor de carga. NAND N-MOS e NOR N-MOS A figura abaixo mostra os circuitos bsicos das portas NAND N-MOS e NOR N-MOS:

Caractersticas da Lgica MOS Se comparadas com famlias lgicas bipolares, as famlias lgicas N-MOS e P-MOS tm velocidade de operao menor, necessitam de menor potncia, tm uma margem de rudo melhor, possuem uma faixa maior para a tenso de alimentao, um fan-out maior e menos espao de rea no chip. Velocidade de Operao

O atraso de propagao tpico de uma porta NAND N-MOS de 50 ns. A resistncia de sada alta no estado ALTO e capacitncias parasitas de entrada contribuem para aumentar esse atraso. Margem de Rudo

Para VDD = 5 V, as margens de rudo para a famlia N-MOS de aproximadamente 1,5 V. A margem de rudo aumenta proporcionalmente para valores maiores de VDD. Fan-Out

Devido alta resistncia de entrada do MOSFET, o fan-out da famlia MOS muito alto. O fan-out limitado apenas pelas capacitncias de entrada da porta que, em altas freqncias, pode deteriorar o sinal digital. Mesmo assim, o fan-out chega a 50 para a famlia MOS. Consumo de Potncia

Por usar altas resistncias, os circuitos lgicos MOS consomem pequenas quantidades de potncia.

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-

Complexidade do Processo de Fabricao

A famlia lgica MOS possui um processo de fabricao bem mais simples do que a famlia TTL porque utiliza apenas MOSFETs.

-

Sensibilidade Eletricidade Esttica

A famlia lgica MOS bastante susceptveis a danos causados por eletricidade esttica. Uma descarga eletrosttica supera a capacidade de isolamento eltrico da camada de xido danificando permanentemente o dispositivo.

Lgica MOS Complementar A famlia lgica MOS Complementar (CMOS) utiliza MOSFETs tanto de canal-P quanto de canal-N. Isso torna o CMOS mais rpido e com menor consumo de potncia em comparao com as outras famlias MOS. Em contrapartida, os circuitos integrados CMOS tm maior grau de complexidade para a fabricao e menor densidade de integrao (ocupam maior rea de chip). Inversor CMOS O circuito bsico do INVERSOR CMOS mostrado na figura abaixo:

Caractersticas da Srie CMOS Srie 4000/14000

A srie 4000 e a srie 14000 so equivalentes. Os circuitos integrados dessas duas sries tm um consumo muito baixo e podem operar de 3 a 15 V. So muito lentos quando comparados com TTL e possuem corrente de sada muito baixa.

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Srie 74C

Srie CMOS compatvel pino a pino e funcionalmente equivalente a componentes TTL. Quanto performance, a srie 74C possui quase todas as caractersticas da srie 4000. 74HC/HCT (High Speed CMOS CMOS de Alta Velocidade)

Verso aperfeioada da srie 74C. Possui maior velocidade e maior capacidade de corrente. Componentes das sries 74HC e 74HCT so compatveis pino a pino com componentes da srie TTL. A srie 74HC no eletricamente compatvel com TTL. 74AC/ACT (CMOS Avanado)

Esta srie apresenta uma melhoria no que se refere a imunidade a rudo, atraso de propagao e mxima freqncia de clock. No so compatveis pino a pino com TTL. 74AHC (Advanced High-Speed CMOS CMOS Avanado de Alta Velocidade)

Esta a mais recente srie utilizada em aplicaes de alta velocidade, baixo consumo e baixa capacidade de acionamento. Tenso de Alimentao

As sries 4000/14000 e 74C podem operar com VDD de 3 a 15 V. As sries 74HC/HCT e 74AC/ACT podem operar com VDD de 2 a 6 V. Nveis de Tenso Lgicos Parmetro VIH(min) 3,5 3,5 2,0 3,5 2,0 3,85 2,0 2,0 2,0 2,0 2,0

CMOS

TTL

4000B 74HC 74HCT 74AC 74ACT 74AHC 74AHCT 74 74LS 74AS 74ALS

VIL(max) 1,5 1,0 0,8 1,5 0,8 1,65 0,8 0,8 0,8 0,8 0,8

VOH(min) 4,95 4,9 4,9 4,9 4,9 4,4 3,15 2,4 2,7 2,7 2,7

VOL(max) 0,05 0,1 0,1 0,1 0,1 0,44 0,1 0,4 0,5 0,5 0,4

VNH 1,45 1,4 2,9 1,4 2,9 0,55 1,15 0,4 0,7 0,7 0,7

VNL 1,45 0,9 0,7 1,4 0,7 1,21 0,7 0,4 0,3 0,3 0,4

Nveis de tenso (em volts) de entrada/sada com VDD = VCC = +5 V. Dissipao de Potncia

Quando o circuito lgico CMOS est esttico (no est comutando), sua dissipao de potncia muito baixa. Para VDD = +5 V, a dissipao tpica de potncia DC de 2,5 nW. Para VDD = +10 V, este valor aumenta para apenas 10 nW. Dissipao de Potncia Aumenta com a Freqncia

A dissipao de potncia em um circuito lgico CMOS aumenta com a freqncia de comutao de sua sada.

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Quando uma sada CMOS comuta de BAIXO para ALTO, uma corrente transiente deve ser fornecida para a capacitncia de carga. Essa capacitncia corresponde a todas as capacitncias parasitas das entradas das portas lgicas que so acionadas por esta sada.

A figura acima mostra o efeito da capacitncia de carga no momento da transio da sada de um circuito CMOS. Um outro fator que durante as transies, por um curto perodo de tempo os dois transistores de sada estaro conduzindo juntos. Esse efeito tambm contribui para o aumento da dissipao de potncia. Velocidade de Comutao

Os dispositivos CMOS tm maior velocidade de comutao em relao aos circuitos N-MOS e P-MOS. Isso porque a sada CMOS tm resistncia menor que as sadas N-MOS e P-MOS. Uma porta NAND da srie 4000 ter tipicamente um tpd de 50 ns com VDD = 5 V, e 25 ns com VDD = 10 V. Uma porta NAND da srie 74HC/HCT tem um tpd mdio em torno de 8 ns quando VDD = 5 V. Uma porta NAND 74AC/ACT tem um tpd mdio em torno de 4,7 ns. Uma porta NAND 74AHC tem um tpd mdio em torno de 4,3 ns. Entradas No-Utilizadas

Entrada CMOS nunca devem ficar desconectadas. Elas devem ser conectadas a um nvel lgico ou alguma outra entrada. Uma entrada CMOS no conectada susceptvel a rudo e a eletricidade esttica, que poderiam polarizar os MOSFETs para um estado de conduo, resultando no aumento de dissipao de potncia e em possvel superaquecimento.

Tecnologia de Baixa Tenso O aumento do nmero de componentes dentro dos circuitos integrados acarreta em um aumento de sua potncia consumida e em problemas no material isolante entre os seus componentes internos. Para solucionar estes problemas surgiram os circuitos integrados que utilizam a tecnologia de baixa tenso, ou seja, a tenso menor que os 5 V: Srie 74LVC (Low-Voltage CMOS CMOS de Baixa Tenso) Utiliza lgica de 3,3 V mas pode aceitar nveis lgicos de 5 V em suas entradas. 75

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Srie 74ALVC(Advanced Low-Voltage CMOS CMOS de Baixa Tenso Avanado) Oferece melhor performance e trabalha apenas com lgica de 3,3 V. Srie 74LV (Low-Voltage Baixa Tenso) Utiliza tecnologia CMOS mas opera somente com dispositivos de 3,3 V. Srie 74LVT(Low-Voltage BiCMOS Technology Tecnologia BiCMOS de Baixa Tenso) Oferece as mesmas caractersticas da srie 74LVC (as entradas aceitam nveis lgicos de 5 V) e so eletricamente compatveis com TTL. LVC 2,0 a 3,6 6,5 2,0 a 6,5 0,8 24 24 ALVC 2,3 a 3,6 3 2,0 a 4,6 0,8 12 12 LV 2,7 a 3,6 18 2,0 a Vcc + 0,5 0,8 6 6 LVT 2,7 a 3,6 4 2,0 a 7 0,8 32 64

Vcc (recomendado) tPD (ns) Intervalo para VIH (V) VIL (max) (V) IOH (mA) IOL (mA)

Interfaceamento de Circuitos Integrados Quando utilizamos circuitos integrados de diferentes tecnologias quase sempre necessitamos de um circuito de interface. O circuito de interface est conectado entre a sada do circuito acionador e a entrada do circuito de carga. Sua funo condicionar o sinal vindo do acionador e condicion-lo de modo a torn-lo compatvel com os requisitos da carga.

4000B 74HC 74HCT CMOS 74AC 74ACT 74AHC 74AHCT 74 74LS TTL 74AS 74ALS 74F

VIH (min) 3,5 V 3,5 V 2,0 V 3,5 V 2,0 V 3,85 V 2,0 V 2,0 V 2,0 V 2,0 V 2,0 V 2,0 V

VIL (max) 1,5 V 1,0 V 0,8 V 1,5 V 0,8 V 1,65 V 0,8 V 0,8 V 0,8 V 0,8 V 0,8 V 0,8 V

VOH (min) 4,95 V 4,9 V 4,9 V 4,9 V 4,9 V 4,4 V 3,15 V 2,4 V 2,7 V 2,7 V 2,7 V 2,5 V

Parmetros VOL IIH (max) (max) 0,05 V 1 A 0,1 V 1 A 0,1 V 1 A 0,1 V 1 A 0,1 V 1 A 0,44 V 1 A 0,1 V 1 A 0,4 V 40 A 0,5 V 20 A 0,5 V 20 A 0,4 V 20 A 0,5 V 20 A

IIL (max) 1 A 1 A 1 A 1 A 1 A 1 A 1 A 1,6 mA 0,4 mA 0,5 mA 0,1 mA 0,6 mA

IOH (max) 0,4 mA 4 mA 4 mA 24 mA 24 mA 8 mA 8 mA 0,4 mA 0,4 mA 2 mA 0,4 mA 1 mA

IOL (max) 0,4 mA 4 mA 4 mA 24 mA 24 mA 8 mA 8 mA 16 mA 8 mA 20 mA 8 mA 20 mA

Nveis de tenso e corrente de entrada/sada com VDD = VCC = +5 V.

-

TTL Acionando CMOS

Quando interfaceamos diferentes tipos de circuitos integrados, devemos verificar se o dispos