ARQUITETURA DE COMPUTADORES CIRCUITOS LOGICOS SISTEMAS DIGITAIS ARQUITETURA DE COMPUTADORES...

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ARQUITETURA DE COMPUTADORES CIRCUITOS LOGICOS SISTEMAS DIGITAIS ARQUITETURA DE COMPUTADORES MICROCOMPUTADORES MICROELETRONICA + = MOTIVAÇÃO

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ARQUITETURA DE COMPUTADORES

CIRCUITOS LOGICOS

SISTEMAS DIGITAIS

ARQUITETURA DE COMPUTADORES

MICROCOMPUTADORES

MICROELETRONICA

+ =

MOTIVAÇÃO

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MOTIVAÇÃO

ARQUITETURA DE COMPUTADORES

CIRCUITOS LOGICOS

SISTEMAS DIGITAIS

ARQUITETURA DE COMPUTADORES

MICROCOMPUTADORES

MICROELETRONICA

SISTEMAS OPERACIONAIS

+ =

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ARQUITETURA DE COMPUTADORES

SISTEMAS DIGITAIS

ARQUITETURA DE COMPUTADORES

MICROCOMPUTADORES

MICROELETRONICA

SISTEMAS OPERACIONAIS

REDES

+ =

MOTIVAÇÃO

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COMPUTADOR

ARQUITETURA DE COMPUTADORES

INTERFACE PARA DISPOSITIVOS DE E/S

CPU

CONTROLADORES DE DISPOSITIVO DE E/S

MEMORIA

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EMENTA

ARQUITETURA DE COMPUTADORES

CPU

PROJETO DE CPU´s CISC E RISC

DIAGRAMAS DE TEMPO

EVOLUÇÃO DAS CPU´s

SINAIS DOS BARRAMENTOS DE INTERCONEXÃO

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EMENTA

ARQUITETURA DE COMPUTADORES

TIPOS DE MEMORIAS VOLATEIS

TIPOS DE MEMORIAS NÃO VOLATEIS

EVOLUÇÃO DAS MEMORIAS

MEMORIA CACHE

MEMORIA

SINAIS DE INTERCONEXÃO

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EMENTA

ARQUITETURA DE COMPUTADORES

CONTEUDOINSTRUÇÕES

FORMATO DAS INSTRUÇÕES

PROGRAMAS EM ASSEMBLY

ASSEMBLER / LIGADOR

DEPURAÇÃO DE PROGRAMAS

INTRODUÇÃO AO GERENCIAMENTO DE MEMORIAEM AMBIENTE MULTITAREFA

MEMORIA

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EMENTA

ARQUITETURA DE COMPUTADORES

INTERFACE PARA DISPOSITIVOS DE E/S

CPU MEMORIA

CONTROLADORES DE DISPOSITIVO DE E/S

CONTROLE POR VARREDURA E POR INTERRUPÇÃO E CIRCUITO

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BIBLIOGRAFIA

ARQUITETURA DE COMPUTADORES

ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES

WILLIAM STALLINGS

PRENTICE-HALL

UM GUIA PREATICO DE HARDWARE E INTERFACEAMENTO

R. ZELENOVSKY ª MENDONÇA

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ARQUITETURA DE COMPUTADORES

COMPUTADOR

CPU MEMORIA

E/S

INSTRUÇÕES

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ARQUITETURA DE COMPUTADORES

MEMORIA

UNIDADE

DECODICADORA

UNIDADE

DE ARMAZENAMENTO

BARRAMENTO

DE

ENDEREÇO

BARRAMENTO

DE

DADO

BARRAMENTO

DE

CONTROLE ( RD,WR)

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ARQUITETURA DE COMPUTADORES

EXERCICIO 1

A. PROJETE UM MODULO DE MEMORIA 8 X 8 USANDO O DECODIFICADOR , O LATCH DA FIGURA AO LADO E GATES, SABENDO QUE OS SINAIS DE CONTROLE SÃO ATIVOS EM NIVEL 0.

B. PROJETE UMA MEMORIA 16 X 8 USANDO O MODULO PROJETADO NO ITEM A.

C. PROJETE UMA MEMORIA 8 X 16 USANDO O MODULO PROJETADO NO ITEM A.

I0 #O0

I1 #O1

I2 #02

#O3

#O4

#E #O5

#E #O6

E #07

I0 O0

I1 O1

I2 02

I3 O3

I4 O4

I5 O5

I6 O6

I7 07

STB

#OE

LATCH

DEC

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CPU

UNIDADE

DE

CONTROLE

UNIDADE

DE ARMAZENAMENTO

UNIDADE

ARITMETICA LOGICA

UNIDADE

DE BARRAMENTO

MEMORIAE/S

INSTRUÇÕES

FUNÇÃO DA CPU ?

INSTRUÇÕES

INSTRUÇÕES

INSTRUÇÕES

BUSCAR E EXECUTAR AS INSTRUÇÕES PREVIAMENTE ARMAZENADAS NA MEMORIA

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BUSCA E EXECUCÃO DE INSTRUÇÃO

ETAPAS NECESSARIAS

BUSCA DA INSTRUÇÃO NA MEMORIA

INTERPRETAÇÃO DA INSTRUÇÃO

BUSCA DE DADO *

EXECUÇÃO DA INSTRUÇÃO

ARMAZENAMENTO DO DADO *

* DEPENDE DA INSTRUÇÃO

CICLO

DE INSTRUÇÃO

CPU FICA REPETINDO CICLOS DE INSTRUÇÃO

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IMPLEMENTAÇÃO DAS ETAPAS

BUSCA DA INSTRUÇÃO NA MEMORIA

UNIDADE

DE

CONTROLE

REG[S

ALU

UNID.

DE

BUS

MEMORIA

B.END.

B.DADOS

RD

WR

PC

IR

CPU

INSTRUÇÃO

DADO

1

2

456

3

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ARQUITETURA DE COMPUTADORES

IMPLEMENTAÇÃO DAS ETAPAS

INTERPRETAÇÃO DA INSTRUÇÃO

UNIDADE

DE

CONTROLE

REG[S

ALU

UNID.

DE

BUS

MEMORIA

B.END.

B.DADOS

RD

WR

PC

IR

CPU

INSTRUÇÃO

DADO

1

2

3?

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ARQUITETURA DE COMPUTADORES

IMPLEMENTAÇÃO DAS ETAPAS

BUSCA DE DADOS

UNIDADE

DE

CONTROLE

REG[S

ALU

UNID.

DE

BUS

MEMORIA

B.END.

B.DADOS

RD

WR

PC

IR

CPU

INSTRUÇÃO

DADO

2

5

63

DC 1

4A

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ARQUITETURA DE COMPUTADORES

IMPLEMENTAÇÃO DAS ETAPAS

EXECUÇÃO DA INSTRUÇÃO

UNIDADE

DE

CONTROLE

REG´s

ALU

UNID.

DE

BUS

MEMORIA

B.END.

B.DADOS

RD

WR

PC

IR

CPU

INSTRUÇÃO

DADO

DC

3A

B1

2

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ARQUITETURA DE COMPUTADORES

IMPLEMENTAÇÃO DAS ETAPAS

ARMAZENAMENTO DE DADO

UNIDADE

DE

CONTROLE

REG[S

ALU

UNID.

DE

BUS

MEMORIA

B.END.

B.DADOS

RD

WR

PC

IR

CPU

INSTRUÇÃO

DADO

2

4

3

5

DC 1

6A

B

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ARQUITETURA DE COMPUTADORES

SEQUENCIAMENTO DAS ETAPAS

SEQUENCIAMENTO DAS ETAPAS

UNIDADE

DE

CONTROLE

REG[S

ALU

UNID.

DE

BUS

MEMORIA

B.END.

B.DADOS

RD

WR

PC

IR

CPU

INSTRUÇÃO

DADO

DC

1

A

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ARQUITETURA DE COMPUTADORES

REPETIÇÃO DO CICLO DE INSTRUÇÃO

UNIDADE

DE

CONTROLE

REG[S

ALU

UNID.

DE

BUS

MEMORIA

B.END.

B.DADOS

RD

WR

PC

IR

CPU

INSTRUÇÃO

DADO

DC

A

1 3

2+1

INCREMENTA PC

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ARQUITETURA DE COMPUTADORES

REPETIÇÃO DO CICLO DE INSTRUÇÃO

UNIDADE

DE

CONTROLE

REG[S

ALU

UNID.

DE

BUS

MEMORIA

B.END.

B.DADOS

RD

WR

PC

IR

CPU

INSTRUÇÃO

DADO

DC

A

12

INSTRU;ÁO ATUAL FORNECE O ENDERE;O DA PROXIMA

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ARQUITETURA DE COMPUTADORES

DISTINÇÃO ENTRE CPU´s

UNIDADE

DE

CONTROLE

REG´s

ALU

UNID.

DE

BUS

MEMORIA

B.END.

B.DADOS

RD

WR

CPU

INSTRUÇÃO

DADO

NUMEROTAMANHOTECNOLOGIA

NUMEROTAMANHOTECNOLOGIANUMERO DE OPERAÇÕES

TECNOLOGIACISCRISCPIPELINE

PIPELINE

INTERLIGAÇÃO

SEGMENTAÇÃO PAGINAÇÃO CACHE

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ARQUITETURA DE COMPUTADORES

EXEMPLO DE CPU (8080 – SIMPLIFICADA)

PC DC SP

RA VI IR

A B

T1 T2

ALU

FC

UNID. DE CONTROLE

REG´s

B.END

B.DADOS

R.END

R.DADOS

UNID. DE INTERFACE

MEMORIA

RDWR

16

8

8 BITS

16 BITS

CONTR. CONEXÃO

1 BIT

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ARQUITETURA DE COMPUTADORES

EXEMPLO DE CPU (8088 – SIMPLIFICADA)

CS DS ES

BX

FC

REG´s

B.END

B.DADOS

R.END

R.DADOS

UNID.

DE

INTERF.

MEMORIA

RDWR

20

8 BITS

16 BITS

+X16

SS RASC1 T3

= , +1, -1

IP SP SI DI RASC2

CX DX T1 T2 IRAX

ALU

UNID. DE CONTROLE

B. 1

16

8

16

8

820 BITS

1 BIT

B. 2

B. 3B. 4

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ARQUITETURA DE COMPUTADORES

EXERCICIO 2

I0 O0

I1 O1

I2 02

I3 O3

I4 O4

I5 O5

I6 O6

I7 07

#OE

I0 O0

I1 O1

I2 02

I3 O3

I4 O4

I5 O5

I6 O6

I7 07

CLK

#OE

REG3S

PROJETE A CPU 8080 USANDO OS CI´s ABAIXO, PORTAS LOGICAS E DESTAQUE OS SINAIS DE CONTROLE DE CONEXÃO.

D Q

CLK #Q

FFD

AIN BIN

CIN FIN

COUT SOUT

4 4

4

4

FIN FUNC

0 #A

1 A.B

2 A+B (LOGICA)

3 A

4 A + B (ARITM.)

5 B

6 A +1

7 #(A.B)

FIN FUNC

8 #(A+B)

9 A + (#B + 1)

A A XOR B

B #(A XOR B)

C A + B + CIN

D #B

E A +CIN

F B + CIN

ALU