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Microeletrônica

Aula 9

Prof. Fernando Massa Fernandes

(Prof. Germano Maioli Penello)

http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html

Sala 5017 E

[email protected]

https://www.fermassa.com/Microeletronica.php

http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html

Resistor de poço-nDetalhe do Layout

Esta é a seção reta de um resistor de poço-n após as divesas etapas de processamento.

http://www.prenhall.com/howe3/microelectronics/pdf_folder/lectures/tth/lecture4.fm5.pdf

Revisão

Diodo parasíticoUm poço-n num substrato tipo-p forma um diodo

Para evitar que este diodo seja polarizado diretamente (conduza corrente), o substrato é normalmente o ponto de menor tensão do circuito (aterrado).Idealmente, não existe corrente fluindo no substrato.

As características DC de um diodo são dadas pela equação de Shockley do diodo

Revisão

Energia de Fermi (Junção pn)

Ao criar uma junção pn, como fica a estrutura de banda da junção?

Junção pn

A dopagem controla o numero de portadores e modifica o nível de Fermi!

Revisão

DiodoAo construir um poço-n, criamos uma junção pn (um diodo) entre o poço-n e o substrato.

As junções pn têm uma capacitância parasítica de depleção.

Uma região de cargas fixas positivas e cargas fixas negativas pode ser analisada como placas de um capacitor! Essa capacitância parasítica é chamada de capacitância de depleção ou de junção.

Revisão

Capacitância parasíticaA capacitância de depleção pode ser modelado pela equação

Revisão

Atraso RC por um poço-nVimos até agora que o poço-n pode ser usado como um diodo em conjunto com o substrato e como um resistor. Como toda junção pn tem uma capacitância parasítica, ao analisar o resistor, temos que incluir essa capacitância nos cálculos.

Revisão

Atraso RC por um poço-nAnalisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar?

Revisão

Atraso RC por um poço-nAnalisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar?

Para um número l de segmentos:

Se l >> 1

Revisão

Processos de poços gêmeos (Twin well)

No processo de poços gêmeos da figura, o poço p está conectado eletricamente no substrato. Caso seja necessário ter o substrato e o poço p em potenciais diferentes, usa-se o processo de poços-triplos.

Revisão

Regras de design - históriaMOSIS – empresa que recebe os designs de diversos grupos e forma as máscaras de processamento. Os fabricantes de CI são contratados pela MOSIS e mudaram ao longo do tempo. Para transferir os leiautes e torná-los escalonáveis, criou as regras SCMOS (scalable CMOS) quando o tamanho mínimo dos fabricantes era ~1m. Com isto, o mesmo leiaute pode ser escalonado para ser usado em diferentes tecnologias usando o parâmetro . Um grande benefício da tecnologia CMOS!

As regras de design dos fabricantes normalmente sao mais rígida que a SCMOS. A regra SCMOS era flexível a ponto de atender todas as regras de uma vez. Com o passar do tempo, as regras SCMOS já não eram flexíveis o suficiente. As modificações nas regras foram necessárias para atender as novas tecnologias. Novas regras surgiram, submicron e deep-submicron (SUBM e DEEP, respectivamente).

Processos antigos ainda usam a regra SCMOS. Novas tecnologias usam as regras novas. Se um leiaute passa na regra DEEP, ele também passa nas outras!

Revisão

Regras de design para os poços

No SPICE, usar “.options scale=90nm” para regra DEEP e “.options scale=180nm” na regra CMOSedu

O livro texto usa uma regra de design (CMOSedu) que é a metade da DEEP.Se o MOSIS usa um fator de escala de 90 nm na regra DEEP, o livro usa um fator de escala 180 nm na regra CMOSedu

Revisão

SEM – microscopia por varredura de elétron

http://virtual.itg.uiuc.edu/training/EM_tutorial/

http://education.denniskunkel.com/Java-SEM-begin.php

Detalhe do olho de uma abelha

Revisão

SEM – microscopia por varredura de elétron

https://science.howstuffworks.com/scanning-electron-microscope2.htm

http://www.memsjournal.com/2011/01/motion-sensing-in-the-iphone-4-mems-gyroscope.html

* Giroscópio do iphone 4

Revisão

SEM – microscopia de varredura de elétron

Chip de memória CMOS

Revisão

SEM – microscopia de varredura de elétron

Detalhes do chip de 2015

Revisão

Revisão – Processo CMOSO circuito integrado é composto por varias camadas que são formadas em etapas.

Até o momento discutimos detalhes da fabricação da camada de poço-n,como exemplo de etapa do processo CMOS.

Revisão

Camadas de metalFront-end (FEOL)

Bac

k-en

d (B

EO

L)(capítulo 3 do livro)

Camadas de metal

As camadas de metal em um CI conectam os dispositivos (resistores, capacitores, MOSFETs, ...) entre si. Analisaremos aqui apenas um processo CMOS genérico com apenas duas camadas metálicas que chamaremos de metal1 e metal2.

Os metais comumente utilizados em CMOS são alumínio e cobre.

Analisaremos neste estudo das camadas de metal a área de solda (bonding pad), capacitâncias associadas às camadas, crosstalk, resistência de folha e eletromigração.

“Almofada” de contato- Bonding pad

Interface entre o substrato já processado e o mundo externo


Detalhes do chip de 2015

Os pads variam de acordo com a regra de design do fabricante. O tamanho do bonding pad especificado pelo MOSIS é um quadrado de 100m x 100m.

O tamanho final do pad é a única parte do leiaute que não é escalonado a medida que as dimensões do processo diminuem.


Note a existência de isolante sob e sobre o metal (isolantes entre camadas)

Contatos para testes com probe station podem ser fabricados fora da área de contato com dimensões mínimas 6m x 6m.

Capacitância metal-substratoO substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial.

Qual componente é formado quando temos dois equipotenciais separados por um isolante?

+

-

Capacitância metal-substratoO substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial.

Aparecimento de capacitâncias parasíticas entre o metal e o substrato.

Exemplo de capacitâncias parasíticas típicas em um processo CMOS

Capacitância metal-substratoEstimando a capacitância parasítica de um pad de 100x100 m2 entre uma camada de metal2 e o substrato:

área Valor obtido na tabela do slide anterior

perímetro Valor obtido na tabela do slide anterior

+x xCapac. =

Passivação

O metal2 está coberto com um isolante! Não é possível fazer contato elétrico com ele com uma microsoldadora.Esta camada de óxido é chamada de passivação. Ela protege o chip de contaminações.

Camada overglass

Cortes na passivação são feitos para obter contato elétrico. Para especificar onde abrir o contato, usamos a camada overglass.

Regra MOSIS – 6m entre o limite do metal e o da abertura overglass. Qual a escala usada no desenho acima?

Camada overglass

Cortes na passivação são feitos para obter contato elétrico. Para especificar onde abrir o contato, usamos a camada overglass.

Regra MOSIS – 6m entre o limite do metal e o da abertura overglass. Qual a escala usada no desenho acima? = 50 nm

Importante

Estamos exemplificando um processo de apenas 2 metais!

Se o processo tiver, por exemplo, 5 metais, o último metal (camada superior para fazer a solda) é chamado de metal5.

Leiaute das camadas de metal

Até agora vimos as camadas de poço-n, metal2 e overglass. Agora veremos as camadas de metal1 e a via1

Metal1 e via1

Via1 - região onde o isolante deve ser removido para haver conexão entre o metal1 e o metal2.

Metal1 – Camada de metal logo abaixo do meltal2

Num processo de mais metais: Via n → conexão entre metal n e metal n+1

Observe as vias do metal

Metal e via

Exemplo

Poço-n, metal1, via1, metal2 (OBS: sem overglass)

Parasíticos associados ao metalQuais são os efeitos parasíticos que podemos associar à camada de metal?


Resistência de folha - Resistência de contato - Capacitância

Idealmente, o metal é considerado sem resistência. Isto não é verdade no mundo real. Alguns efeitos que podem ser considerados são:


Resistência de folha - Resistência de contato - Capacitância

Idealmente, o metal é considerado sem resistência. Isto não é verdade no mundo real. Alguns efeitos que podem ser considerados são:

Qual o tempo de atraso de uma conexão metálica de 1 mm de comprimento e 200nm de largura?

Parasíticos associados ao metal

Parasíticos associados ao metal

28 ps é um atraso significativo?

Atraso de propagação intrínseco

Quanto tempo a luz leva para percorrer 1 mm em um dielétrico (silício)?



Determinar a velocidade de propagação no meio e conferir o tempo de propagação por unidade de comprimento.


Determinar a velocidade de propagação no meio e conferir o tempo de propagação por unidade de comprimento.

6.7 ps/mm < 28 ps/mm. Mas notem que os valores são próximos

Utilizando o SiO2 como dielétrico com constante dielétrica ~4.


Capacitância parasítica entre metal2 e metal1

Veja a tabela do slide 38

Calcule a capacitância parasítica entre quadrados de 10x10 com =50nm:


Veja a tabela do slide 38

Capacitância parasítica entre quadrados de 10x10 com =50nm


No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V?

Capacitância entre o substrato e o metal1?Qual o circuito que reproduz o problema?Conservação de carga Q = CV



Capacitância entre o substrato e o metal1

(10x10) (4x10)




Qual o circuito que reproduz o problema?





Substrato





Conservação de carga Q = CV


Substrato

Este fenômeno serve para explicar o funcionamento do MOSFET de porta flutuante responsável pelas memórias não-volátil flash, EPROM e EEPROM.

http://en.wikipedia.org/wiki/EPROM

ROM (Read-Only Memory)

EPROM (Electrically Programmable ROM)

EEPROM (Electrically Erasable/Programmable ROM)


Substrato

Este fenômeno serve para explicar o funcionamento do MOSFET de porta flutuante responsável pelas memórias não-volátil flash, EPROM e EEPROM.

http://en.wikipedia.org/wiki/EPROM

Stacked-gate transistor(EPROM ou EEPROM)

SM Sze, Physics of semiconductor devices (Wiley)

Regras de design para o metal

Usando a regra CMOSedu! E se utilizássemos a regra DEEP?

Regra de design

Dois quadrados

Retângulo

Ao desenhar máscaras, esses dois desenhos são equivalentes.

Dica: desenhar uma célula de via e salvá-la facilita na hora de fazer o design.

Note bem que o programa que estamos usando (Electric VLSI System Design) é baseado em componentes (método de conectividade)! Essas dicas são para programas em que cada uma das camadas (máscaras) têm que ser desenhadas separadamente (método de geometria).

Resistência de contato

Qual a diferença entre os dois?

Usaremos neste curso uma resistência de contato de 10/contato

Resistência de contatoUsaremos neste curso uma resistência de contato de 10/contato

R = 10 R = 2.5

Resistência de contatoUsaremos neste curso uma resistência de contato de 10/contato

R = 10 R = 2.5

Regra padrão: corrente máxima no contato de 100 A

O maior número de vias diminui efeitos de eletromigração (Correntes menores passarão nas vias em paralelo).

Limite de corrente

Um fator que limita a quantidade de corrente que pode passar pelo metal é devido à eletromigração.

Eletromigração – Aumento da resistência devido à corrente. (similar à erosão fluvial.)

http://www.tf.uni-kiel.de/matwis/amat/elmat_en/kap_6/advanced/t6_4_2.html

- +

Sentido da corrente

Limite de corrente

Corrente máxima que pode ser injetada no pad de contato por uma trilha de alumínio → 100 mA

Limite de corrente

Tipicamente no Alumínio, JAL ~ mA/m

Em geral os metais mais externos são usados para a alimentação do circuito. Metal2 é normalmente duas vezes mais espesso que o metal1, por isso tem uma resistência de folha menor.

Metal3 é mais espesso que o metal2Metal4 é mais espesso que o metal3…

Fotos – Metais em diferentes alturas

Camada superior em foco num microscópio óptico camada inferior em foco

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