Automação da Inserção de falhas Single Event Transient em Circuitos Combinacionais em...

FURG

Grupo de Sistemas Digitais e Embarcados (GSDE)

Automação da inserção de falhas Single Event Transient em Circuitos Combinacionais em tecnologias nanométricas

Ygor Quadros de AguiarOrientadoras: Dr. Cristina Meinhardt

Eng. Alexandra Zimpeck

2/14 14ª Mostra da Produção Universitária da Universidade Federal do Rio Grande (FURG)

Rio Grande, Brasil – Outubro/2015www.gsde.furg.br

Sumário

❖ Introdução❖ Fundamentação Teórica

✓ Single Event Effects✓ Efeito do Canalizado (Funneling)✓ Charge Collection✓ Modelagem de um Single Event✓ Mascaramento de Falhas

❖ Objetivo❖ Metodologia❖ Desenvolvimento da Ferramenta❖ Injeção de Falhas numa NOR2❖ Bibliografia



Introdução

❖ Os sistemas de computação estão presentes nas mais diversas áreas de aplicação ✓ entretenimento, sistemas de transportes até os sistemas de

auxílio à vida (dispositivos hospitalares), serviços militares e aplicações industriais

❖ O avanço das pesquisas em microeletrônica✓ Lei de Moore

✓ Dispositivos menores, menor consumo de energia e maior

desempenho

✓ Miniaturização dos transistores, redução na tensão de

alimentação e aumento das frequências de operação

✓ Limitação física

○ variabilidade no processo de fabricação

○ vulnerabilidade a falhas de radiação

Fonte: http://www.circuitstoday.com/nanoelectronics

Fonte: http://blog.miox.com/ Adaptado em: 29 junho, 2015



Single Event Effects (SEE):

❖ As falhas causadas por partículas carregadas são conhecidas por Single Event Effects (SEE) e podem ser classificados como destrutivos (SEL; SEB; SEGR; SHE) e não destrutivos (SEU e SET).

❖ SEU (Single Event Upset): ocorre quando uma única partícula impacta uma área sensível de um elemento de memória, por exemplo um latch ou flip-flop, causando um bit flip, isto é, a inversão do valor lógico armazenado.

❖ SET (Single Event Transient): ocorre quando uma única partícula incidir em uma área sensível de um elemento combinacional, por exemplo um multiplexador, causando um pulso transiente que pode ou não ser capturado por um elemento de memória.

Figura: Single Event Upset e Single Event Transient em um circuito. (Azambuja J. R., 2014)



Efeito do Canalizado (Funneling):

❖ O Efeito do Canalizado consiste na deformação do campo elétrico da região de depleção do transistor.

❖ Quando a trilha de ionização resultante atravessa ou se aproxima da região de depleção (região vazia de cargas), portadores são coletados rapidamente pelo campo elétrico, criando uma corrente/tensão transiente nesse nó.

❖ Uma característica notável é que a região de depleção toma forma de um funil. Este funil aumenta a eficiência da coleta de carga devido ao aumento da região de depleção dentro do substrato.

Figura: Single Event hit on a Semiconductor (Baumann R., 2004)



Charge Collection:

❖ A carga adicional é coletada enquanto os elétrons se difundem na região de depleção em uma escala de tempo maior que no funneling, até que todos os portadores adicionais serem coletados, recombinados, ou difundidos pela junção.

❖ Para analisar a suscetibilidade dos circuitos combinacionais, as falhas transientes e a propagação de tais falhas devem ser estudadas e modeladas matematicamente.

Figura: Forma de onda típica da corrente da coleção de carga de um Single Event (Cummings, 2010)



Modelagem de um Single Event

é a constante de tempo de coleção de cargas da junção

é a constante de tempo para estabelecer a trilha íon pesado



• Mascaramento Lógico✓ quando o transiente não se manifesta na

saída devido à lógica do circuito. Exemplo: em uma porta NAND se uma das entradas estiver em 0, não importa o valor das outras entradas, a saída será sempre 1.

Mascaramento de Falhas

● Mascaramento Elétrico✓ consiste na atenuação do pulso transiente de

perdas elétricas das portas lógicas, se extinguindo antes de ser armazenado por um elemento de memória.

● Mascaramento por Janela de Amostragem✓ caso SET não tenha sido mascarado lógica ou

eletricamente, o mesmo pode ser capturado e armazenado em um flip-flop somente se encontre na janela de amostragem do elemento de memória e tenha duração suficiente, fatores que dependem do tempo de setup e do tempo de hold do flip-flop.

Figura: Mascaramento Lógico (NETO, 2006)

Figura: Mascaramento Elétrico (NETO, 2006)

Figura: Mascaramento por Janela de Amostragem (NETO, 2006)



Objetivos

❖ Estudar e analisar os efeitos de radiação em circuitos combinacionais em tecnologias nanométricas (Radiação Espacial ou Terrestre).

❖ Desenvolver uma ferramenta que permita avaliar o comportamento de células lógicas CMOS na presença de falhas por radiação do tipo SET.



Metodologia

❖ Desenvolvimento da ferramenta na linguagem de programação JAVA

❖ Simulação Elétrica através do simulador NGSpice✓ Descrição dos circuitos em netlists na Linguagem Spice✓ Modelo preditivo de alto desempenho disponibilizado pela PTM http://ptm.asu.

edu/

http://ptm.asu.edu/

http://ptm.asu.edu/

http://ptm.asu.edu/



Densenvolvimento da Ferramenta:

Interface Seleção da Falha

Geração de Vetores de Teste

Simulação da Falha

Leitura do Circuito

Validação dos dados

Identificação dos Nodos

Resultado Obtido

Resultado Esperado



Inserção de Falhas numa NOR2



• Azambuja, J. R., Kastensmidt, F., & Becker, J. (2014). Hybrid Fault Tolerance Techniques to Detect Transient Faults in Embedded Processors. Springer.

• Baumann, R. C. (2005). Radiation-induced soft errors in advanced semiconductor technologies. Device and Materials Reliability, IEEE Transactions on, 5(3), 305-316.

• Cummings, D. J. (2010). Enhancements in CMOS device simulation for single-event effects (Doctoral dissertation, University of Florida

• Neto, E. H., Ribeiro, I., Vieira, M., Wirth, G., & Kastensmidt, F. L. (2006). Using bulk built-in current sensors to detect soft errors. Ieee Micro, (5), 10-18.

Bibliografia

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