CAPÍTULO V ARQUITETURA DO PC E BARRAMENTO ISA · projeto mais caro (os sistemas usavam 8 bits) •...
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Arquitetura do PC e Barramento ISA Cap5: 1/24
CAPÍTULO V
ARQUITETURA DO PC E BARRAMENTO ISA
A Escolha do Primeiro Processador
• Família 6502 da Apple• Z80
• bom desempenho• muitos usuários• muitas ferramentas de desenvolvimento• muitos aplicativos• sistema operacional CP/M• endereçamento limitado• sem recursos para paginação• sem perspectivas de migração• Z-8000 totalmente incompatível
• 68000 (Motorola) e 8086/88 (Intel) - ambos de 16 bits• 68000 (Motorola)
• chip de 24 bits de endereços e 16 bits de dados, iria requererprojeto mais caro (os sistemas usavam 8 bits)
• barramento de dados de 16 bits iria requerer o dobro de chips(ROM e RAM) para um sistema mínimo
• desempenho acima do 8086, mas com menor eficiência de uso damemória que o 8086 => "sistemas pequenos" menos competitivos
• faltava ao 68000 uma série de chips periféricos, algo que a Inteloferecia em abundância
• falta de apoio de software, de ferramentas de desenvolvimento, desistemas operacionais e de aplicativos
• 8088 (Intel)• menor custo de implementação• perspectiva de melhor desempenho e maior espaço deendereçamento
• escolha diferente da concorrência (a IBM queria ser vista comouma líder e não como uma seguidora)
• caminho de migração do software escrito para o 8080.
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Arquitetura do PC e Barramento ISA Cap5: 2/24
Alguns PCs
• PC original
CPU 8088
4,77 MHz
Circuitos de controle
do teclado
Soquete para
coprocessador 8087
Circuitos de controle
do gravador K-7
Temporizadores
e contadores - 8253
Canal de áudio
controlado por software
4 Canais de DMA
8237
BIOS
40 KB ROM
NMI e 8 interrupções
8259
RAM do sistema com 4
Bancos de 16 KB x 9 bits
Barramento de expansão e
Teclado de 84 teclas
Gravador
Alto-falante
5 Slots
(62 pinos).
Barramentode dados
com 8 bitsslots de interface
Figura 5.1. O PC original.
• PC XT
CPU 8088
4,77 MHz
Circuitos de controle
do teclado
Soquete para
coprocessador 8087
Circuitos de controle
do gravador K-7
Temporizadores
e contadores - 8253
Canal de áudio
controlado por software
4 Canais de DMA
8237
BIOS
40 KB ROM
NMI e 8 interrupções
8259
RAM do sistema com 4
Bancos de 64 KB x 9 bits
Barramento de expansão e
Teclado de 84 teclas
Gravador
Alto-falante
8 Slots
(62 pinos).
Barramentode dadoscom 8 bits
slots de interface
adaptador de HD,portas, etc.
Figura 5.2. O PC XT.
• PC XT com 8086/10MHz
• PC AT 286
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Arquitetura do PC e Barramento ISA Cap5: 3/24
CPU 80286
6 a 25 MHz
Circuitos de controle
do teclado
Soquete para
coprocessador 287
Relógio permanente e
RAM CMOS (64 bytes)
Temporizadores
e contadores - 8254
Canal de áudio
controlado por software
7 Canais de DMA,
4 de 8 bits e 3 de 16 bits
BIOS
64 KB ROM
NMI e 16 interrupções
2 x 8259
RAM do sistema
128 KB x 9 bits
Barramento de expansão e
Teclado de 101 teclas
Bateria
Alto-falante
8 Slots
Barramentode dadoscom 8
slots de interface ou 16 bits
Figura 5.3. Típico PC AT.
• PS/2 - MCA da IBM e PC 386 - AT da Compaq
Arquitetura do PC XT
Contr.Barram.
8288
Controle
Endereços
Dados
Ender.
(3x) 373
245
CPU
8088
Coproc.
8087
8284
Cristal14,31818 MHz
IRQ0
IRQ7
... Contr.Inter.8259
BarramentoLocal
(Local Bus)
Matem.
CKT
EsperaEstado
4,77
PedidoEspera
Latches
DadosTransc.
Temporização,Decodificação
Lógica para
de Memória e I/O
Control.
DMA
8237
Temporiz.
8253
Contador
245 (2x) 244 245 244A0-A7
373A8-A15
Reg. Pag.
A16-A19
Endereço para DMA
DMA670
InterfaceParalela
8255
Configuração
Teclado
GravadorK-7
ROMBIOSBASIC
(4x) 2764Dados
Controle
Endereços
ControleEndereços
Dados
245
Chaves de
(2x)158
RAMDinâmica
Cheque deParidade
LógicaNMI
8 Slots de 62 Pinos
D0-D7 A0-A15
MHz
Figura 5.4. Diagrama de blocos do PC XT.
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MN/*MX → terra para o modo máximoAD0...AD7 → linhas de endereços e dados multiplexadosA8...A15 -→ linhas de endereços não multiplexadosA16/S3...A19/S6 → endereços e estado multiplexadosCLK → relógio de 4,77 MHz com ciclo de carga de 33%*RQ/*GT0 → conectado ao *RQ/*GT0 do coprocessador matemático*RQ/*GT1 →- não utilizadoLOCK → não utilizadoINTR → pedido de interrupções gerado pelo controlador de interrupçõesNMI → interrupção não mascarávelREADY → usado para inserção de estados de espera em:
• todos os acessos de I/O• todos os ciclos de DMA• circuito conectado ao barramento de expansão
RESET → sinal de inicializaçãoQS0 e QS1 → permite que o coprocessador acompanhe a fila internaTEST → conectado à saída BUSY do 8087*S0, *S1 e *S2 → ligados ao 8288 (controlador de barramento), onde são
decodificados.
• Circuito de relógio e base de tempo
8284
1/3 1/ 4 1.19 MHz
4,77 MHz
14,313818 MHz
14,31818
OUT 0
OUT1
OUT2
8253
Data/Hora
Refresco
Áudio
Barramento
MHz DRAM
de Expansão
Figura 5.5. Geração do relógio no PC XT.
• ROM do sistema• inicialização do sistema• diagnóstico de "power on" e checagem do sistema• determinação da configuração do sistema• "Basic Input/Output System" (BIOS)• "Boot Strap Loader"• padrão de bits para os primeiros 128 caracteres do conjunto totalde 256 caracteres (para o monitor de vídeo)
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FFFFFh
F6000h
(5 x) 2764
ROM
40 KB
F5FFFh
F4000h
EPROM
8 KB
F3FFFh
F0000h
Não Usado
16 KB
FFFFFhFE000hFDFFFh
F6000h
8 KB
32 KB
BIOS e Sistema
Interpretador Basic
NOTA: Depois do RESET,
a ser executada é a quea primera instrução
está no endereço FFFF0h
Figura 5.6. ROMs existentes no PC XT.
• RAM do sistema
• Contadores/temporizadores
• DMA do sistema
• Interrupções do sistema
Arquitetura do PC AT
• CPU 80286
• Relógios iniciais de 6 e 8 MHz
• ISA ("Industry Standard Architecture")• adição de um segundo conector de 36 pinos (2 x 18), adjacenteao de 62 pinos (2 x 31) que existia no PC XT
• recursos para barramento de dados de 8 ou 16 bits• recursos para endereçamento de memória de 20 e 24 bits• adição de 3 canais de DMA de 16 bits• adição de mais 6 níveis de interrupção• ciclos de barramento com maior velocidade• apoio para ciclos de I/O sem estados de espera ("0 wait state")
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Contr.Barram.
82288
Controle
Endereços
Dados
Ender.
(4x) 373
CPU
80286
Copro.
80287
82284
Cristal
IRQ0
IRQ15
...
BarramentoLocal
(Local Bus)
Matem.
CKT
EsperaEstado
12 MHz
PedidoEspera
Latches
Temporização eDecodificação
Lógica para
de Memória e I/O
Temporiz.
8254
Contador
(2x) 245 (3x) 244 245 244
A0-A7
373
A8-A15
Reg. Pag.
Endereço para DMA
DMA
Control.
Teclado
8042
Configuração
Teclado
GravadorK-7
ROMBIOS Dados
Controle
Endereços
ControleEndereços
Dados
245
Chaves de
(2x)158
RAMDinâmica
Cheque deParidade
LógicaNMI
6 Slots de 62+36 Pinos
6 MHz
Contr.Inter.8259
245
DadosTransc.
Control.
DMA
8237
A1-A8A9-A16
A16-A23
Permanente
Relógio
MC146818
2 Slots de 62 Pinos
74LS612
A0-A23
D0-D15
A0-A23D0-D15
Figura 5.8. Diagrama em blocos dos primeiros PC AT 286.
• Slots de expansãoPainel Traseiro
62pinos
36pinos
slots AT de 8 bitssemelhantes
Slots de 16 bits
B A B A B A B A B A B A B A B A
D C D C D C D C D C D C
1
31
1
31
1
31
1
31
1
31
1
31
1
31
1
31
1
18
1
18
1
18
1
18
1
18
1
18
aos do XT
Figura 5.9. Configuração dos slots dos primeiros PC AT.
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• Alterações da parte XT para o ISA• pino B8, não usado no XT, passou a ser "*0WS"• "IRQ2" passou a ser "IRQ9"• "MEMR" e "MEMW" viraram "SMEMR" e "SMEMW"• CLK de 4,77 MHz passou a ser de 8 MHz (ou 8,33 MHz)
Sinais ISA herdados do PC XT
A0-A19 20
D0-D7 8
*DACK 0-3 4
DRQ 1-3 3
IRQ 2-7 6
*IOR 1
*IOW 1
*SMEMR 1
*SMEMW 1
ALE 1
OSC 1
CLK 1
TC 1
RESET DRV 1
AEN 1
*I/O CH CK 1
I/O CH RDY 1
GND 3
+5 V 2
+12 V 1
-5 V 1
-12 V 1
Unidade
de
Interface
com o
Barramento
do
Sistema
5 Slots
de
Expansão
(61 Sinais usados em um conector de 62 pinos)
Figura 5.10. Sinais originais do barramento de expansão.
• OSC (oscilador), saída: 14,31818 MHz
• CLK("Clock"), saída: 4,77 MHz (8086/88) e 8 ou 8,33 MHz (286 emdiante)
• RESET DRV ("Reset Driver"), saída: inicialização dos periféricos
• SA0-SA19, (endereços) saídas: linhas de endereços
• SD0-SD7, (dados) bidirecional: linhas de dados
• ALE ("Address Latch Enable"), saída: início de ciclo de barramento
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• *I/O CH CK ("I/O Channel Check"), entrada (coletor aberto): gera ainterrupção não mascarável (NMI)
• I/O CH RDY ("I/O Channel Ready"), entrada (coletor aberto): permitealongar os ciclos do barramento
• IRQ 2-7 ("Interrupt Request" de 2 até 7), entrada: pedidos de interrupção
• *IOR ("I/O Read"), saída: leitura em I/O (nos ciclos de I/O) ou leitura emmemória (nos ciclos de DMA)
• *IOW ("I/O Write"), saída: escrita em I/O (nos ciclos de I/O) ou escrita emmemória (nos ciclos de DMA)
• *SMEMW ("Memory Write"), saída: escrita no primeiro megabyte dememória
• *SMEMR ("Memory Read"), saída: leitura no primeiro megabyte dememória
• DRQ 1-3 ("DMA Request" de 1 até 3), entrada: pedidos de DMA
• *DACK 0-3 ("DMA Acknowledge" de 0 até 3), saída: reconhecimento depedidos de DMA
• AEN ("Address Enable"), saída: AEN = 0 => ciclo de I/O e AEN = 1 =>ciclo de DMA
• TC ("Terminal Count"), saída: término do número programado detransferências por DMA
• GND, +5 VDC, +12 VDC, -5 VDC, -12 VDC
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GND
RST DRV
+ 5V
IRQ9
- 5V
DRQ2
- 12V
*0WS
+ 12V
GND
*SMEMW
*SMEMR
*IOW
*IOR
*DACK3
DRQ3
*DACK1
DRQ1
*DACK0
CLOCK
IRQ7
IRQ6
IRQ5
IRQ4
IRQ3
*DACK2
TC
ALE
+ 5V
OSC
GND
*I/O CH CK
SD7
SD6
SD5
SD4
SD3
SD2
SD1
SD0
I/O CH RDY
AEN
SA19
SA18
SA17
SA16
SA15
SA14
SA13
SA12
SA11
SA10
SA9
SA8
SA7
SA6
SA5
SA4
SA3
SA2
SA1
SA0
B1B2B3B4B5B6B7B8B9B10B11B12B13B14B15B16B17B18
B20B19
B21B22B23B24B25B26B27B28B29B30B31
A1A2A3A4A5A6A7A8A9
A10A11A12A13A14A15A16A17A18
A20A19
A21A22A23A24A25A26A27A28A29A30A31
*MEM CS 16
*I/O CS 16
IRQ10
IRQ11
IRQ12
IRQ15
IRQ14
*DACK0
DRQ0
*DACK5
DRQ5
*DACK6
DRQ6
*DACK7
DRQ7
+ 5V
GND
*SBHE
LA23
*MEMR
*MEMW
SD8
D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15D16D17D18
C1C2C3C4C5C6C7C8C9
C10C11C12C13C14C15C16C17C18
LA22
LA21
LA20
LA19
LA18
LA17
SD9
SD10
SD11
SD12
SD13
SD14
SD15*MASTER
GND
RST DRV
+ 5V
IRQ2
- 5V
DRQ2
- 12V
reservado
+ 12V
GND
*MEMW
*MEMR
*IOW
*IOR
*DACK3
DRQ3
*DACK1
DRQ1
*DACK0
CLOCK
IRQ7
IRQ6
IRQ5
IRQ4
IRQ3
*DACK2
TC
ALE
+ 5V
OSC
GND
*I/O CH CK
SD7
SD6
SD5
SD4
SD3
SD2
SD1
SD0
I/O CH RDY
AEN
SA19
SA18
SA17
SA16
SA15
SA14
SA13
SA12
SA11
SA10
SA9
SA8
SA7
SA6
SA5
SA4
SA3
SA2
SA1
SA0
B1B2B3B4B5B6B7B8B9B10B11B12B13B14B15B16B17B18
B20B19
B21B22B23B24B25B26B27B28B29B30B31
A1A2A3A4A5A6A7A8A9
A10A11A12A13A14A15A16A17A18
A20A19
A21A22A23A24A25A26A27A28A29A30A31
(a)
(b)
Figura 5.11. (a) Slot original do PC XT. (b) Conector ISA, para 286,386, 486, etc.. Notar as diferenças nos pinos B4, B8, B11 e B12.
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Sinais ISA introduzidos com o PC AT
SA0-SA19
SD0-SD7
*DACK0-3
DRQ1-3
IRQ3-7, 9
*IOR' *IOW' *SWMR' *SMEW
ALE
OSC, CLK
TC
RESET DRV
AEN, *0WS
*I/O CH CK, I/O CH RDY
GND
+5 V
+12 V
-5 V
-12 V
LA17-23
SD8-SD15
*DACK 0, 5, 6, 7
DREQ 0, 5, 6, 7
IRQ 10, 11, 12, 14, 15
*MEMR' *MEMW
*MEM CS16, *I/O CS16
*SBHE
*MASTER
+5 V
GND
Unidadede
Interfacecom o
Barramentodo Sistema
Slot
de 62
Pinos
Herdado dos
Primeiros PCs
20
8
4
3
6
4
1
2
1
1
2
3
2
1
1
1
7
8
4
4
5
2
2
1
1
1
1
2
Slot
de 36
Pinos
Acrescentado
a Partir do AT
/
/
/
/
/
/
/
//
/
/
/
/
//
//
/
/
/
/
/
/
/
//
/
/
Figura 5.12. Sinais que trafegam pelos slots de expansão ISA.
• *SBHE ("System Bus High Enable"), saída: tipo *BHE - habilita acesso àparte alta do barramento
*SBHE A0 Função0 0 Transferência de 16 bits0 1 Transferência do byte alto1 0 Transferência do byte baixo1 1 InativoFigura 5.13. Decodificação dos modos de transferência de dados.
• *MEMR ("Memory Read"), saída: leitura a partir do segundo megabyte dememória
• *MEMW ("Memory Write"), saída: escrita a partir do segundo megabytede memória
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• DRQ 5-7 ("DMA Request 5 a 7"), entrada: novos pedidos de DMA
• *DACK 5-7 ("DMA Acknowledge 5 a 7"), saída: novos reconhecimentosde pedidos de DMA
• DRQ 0/*DACK 0, entrada/saída: pedido/reconhecimento do canal 0, usadono XT e não usado no AT
• *MEM CS16 ("Memory Chip Select 16 bits"), entrada coletor aberto:aciona barramento de 16 bits em ciclos de memória
• *I/O CS16 ("I/O Chip Select 16 bits"), entrada coletor aberto: acionabarramento de 16 bits em ciclos de I/O
• *MASTER, entrada: solicitação para mestre de barramento
• IRQ 10, 11, 12, 14 e 15 ("interrupt request"), entradas: novos pedidos deinterrupção
• LA 17-23 ("unlatched address 17-23"), saídas. complemento das linhasde endereço
• SD 8-15 (dados), bidirecionais: complemento das linhas de dados
Ciclos de barramento
• Ciclo de barramento para a leitura da memória• Ciclo de barramento para a escrita na memória• Ciclo de barramento para a leitura de um dispositivo de I/O• Ciclo de barramento para escrita em um dispositivo de I/O• Ciclo de barramento para reconhecimento de interrupção• Ciclo de escrita via DMA• Ciclo de leitura via DMA
• Ciclos no PC XT
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T1 T2 T3 T4
CLOCK
ALE
SA0 - SA19
*MEMR
SD0 - SD7
Dado Válido(entregue pela memória)
Endereço Válido
OBSERVAÇÕES:*MEMW=*IOR=*IOW=HIGH
IO CH RDY=HIGH (ativado)
(relógio)
Figura 5.14. Ciclo de barramento original para leitura da memória (no PC XT).
• Ciclos do Barramento ISA• 8 ou 8,33 MHz ?• placa-mãe insere 1 estado de espera nos ciclos de memória• placa-mãe insere 3 estados de espera nos ciclos de I/O• ativação de *0WS retira estados de espera introduzidos pela placa-
mãe
Relógio (8 MHz) do
ALE
SA0-SA19, *SBHE
LA17-LA23
*SMEMR ou *MEMR
SD0-SD15
*MEM CS16
I/O CH RDY
Data Setup Data Hold
T1 TW T2
Barramento ISA
endereço válido
endereço válido
Dado Válido
Figura 5.20. Ciclo para leitura de memória, com um estado de espera (ISA).
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Relógio (8 MHz) doBarramento ISA
ALE
SD0-SD15
*I/O CS16
I/O CH RDY
SA0-SA15 *SBHE
*IORData
Data
T1 TW1 TW2 TW3 TW4 T2
Hold
Setup
endereço válido
(gerado pela placa ISA)
DadoVálido
Figura 5.22. Ciclo para leitura de I/O, com quatro estados de espera (ISA).
Relógio (8 MHz) doBarramento ISA
ALE
SD0-SD15
*I/O CS16
I/O CH RDY
SA0-SA15 *SBHE
*IOWData
Data
T1 TW1 TW2 TW3 TW4 T2
Hold
Setup
endereço válido
(gerado pela CPU)
DadoVálido
Figura 5.23. Ciclo para escrita de I/O, com quatro estados de espera (ISA).
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DMA IDLE
Relógio DMA
DRQ XX
AEN
*DACK XX
SA0-SA19, *SBHE
LA17-LA24
*SMEMR ou *MEMR
*IOW
SD0 - SD15
I/O CH RDY
SetupData
DMA 1 DMA 4DMA 3DMA 2 DMA IDLE
DataHold
endereço válido
endereço válido
dado
Figura 5.24. Ciclo de barramento para leitura por DMA (escrita em I/O) (ISA).
Geração de estados de espera
T1 T2 T3 TW
CLOCK
Ready SetupReady Desativado
READY(Entrada READY da CPU)
T4
Máximo
Hold Time
Figura 5.26. Sistema normalmente "ready" inserindo um estado de espera.
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F/*C
RES
AEN1
RDY1
AEN2
RDY2
+5V
*RDY/WAIT
DMA WAIT
+5V
X1 X2
CLK
RESET
READY
CLK
RESET
READY
8284R
C
Cristal
CPU8088
Figura 5.27. Conexão do 8284 com a CPU.
SELECIONA I/O
DECODIFICADOR
ADR SELECT
AEN
ADR BITS
AEN(A11)VCC
4K7
I/O CH RDY (A10) 1 2
74LS05
Coletor Aberto
D 2
Q 5
CLK 3
Q 6
PR
4
CL
174LS74
1
2 3
74LS00
*IOR(B14)
*IOW(B13)
RESET(B02) 2
3 1
74LS02
Seleção do Númerode Estados de Espera
SW DIP-5
D1 3 Q1 2
D2 4 Q2 5
D3 6 Q3 7
D4 11 Q4 10
D5 13 Q5 12
D6 14 Q6 15
CLK 9
CLR 1
74LS174
CLK(B20)
Figura 5.31. Circuito para gerar estados de espera,em ciclos de leitura ou escrita em I/O.
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VCC
I/O CH RDY (A10) 1 2
74LS05
Coletor Aberto
D 2
Q 5
CLK 3
Q 6
PR
4
CL
174LS74
1 2 13
1274LS10
*DACK1(B17)*DACK2(B26)
*DACK3(B15)
RESET(B02) 2
3 1
74LS02Seleção do Númerode Estados de Espera
1 2 3 4
8 7 6 5
SW1 DIP-4
D1 3 Q1 2D2 4 Q2 5D3 6 Q3 7D4 11 Q4 10D5 13 Q5 12D6 14 Q6 15
CLK 9CLR 1
74LS174
CLK(B20) 1 2
74LS04
Figura 5.33. Circuito para gerar estados de espera para qualquer canal de DMA.
Relógio (8 MHz) doBarramento ISA
ALE
SD0-SD15
*MEM CS16
I/O CH RDY
SA0-SA19, *SBHE
*MEMR ou *MEMW
DataData
Adição umEstado de Espera (TW2)
T1 T2TW2TW1
RDY Setup RDY Hold
Setup
Hold
endereço válido
DadoVálido
Figura 5.35. Temporização para inserir estadosde espera em ciclos de acesso à memória (ISA).
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Relógio (8 MHz) doBarramento ISA
ALE
SD0-SD15
*IO CS16
I/O CH RDY
SA0-SA15, *SBHE
*IOR ou *IOW
DataData
Adição umEstado de Espera (TW4)
T1 T2TW4TW3
RDY Setup RDY Hold
Setup
Hold
endereço válido
DadoVálido
TW1 TW2
Figura 5.36. Temporização para provocar estadosde espera em ciclos de acesso a I/O (ISA).
DMA IDLE DMA 1Relógio DMA
DRQ XX
AEN
*DACK XX
SA0-SA19
LA17-LA24
*MEMR ou *IOR
*MEMW ou *IOW
SDO -SD15
I/O CH RDYData HoldData Setup
Inserido umEstado de Espera
DMA 2 DMA 3 DMA WAIT DMA 4 DMA IDLE
RDY Setup RDY Hold
endereço válido
endereço válido
dado
Figura 5.37. Temporização para provocar estados de espera em ciclos de DMA.
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T1
Relógio (8 MHz)
BALE
A, *SBHE
Leitura ou Escrita
SD0-SD15
*MEM ou *I/O CS16
* 0WS
Data Setup Data Hold
*0WS Setup *0WS Hold
T2
do Barramento
endereço válido
DadoVálido
Figura 5.38. Temporização para ativação do sinal *0WS.
Outros barramentos
• Barramento EISA ("Extended Industry Standard Architecture")• 8,33 MHz• 32 bits de dados• configuração de placas por software• 100 novos sinais em profundidade• modo rajada
• Barramento MCA ("Micro Channel Architecture")• patente da IBM• desempenho semelhante ao EISA
• Barramento VESA Local Bus ("Video Equipment Standard Association")• consórcio de 120 companhias• 33 MHz• 32 bits e previsão para 64 bits• dependência do processador (486)• carrega o barramento => máximo de 3 slots• aplicações principais: placas de vídeo, rede e disco
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CPU
Cache
Subsistemade
Memória
ControladorVL BUS
(Barramento Local)
VL BUS 32 BITS / 33 MHz
Controlador deBarramento ISA
Barramento ISA 16 BITS / 8 MHz
ControladorGráfico
Placa
de Rede
Modem
Placa
FAX I/O
Controladorde Disco
I/O I/O
Figura 5.41. Barramento local (VL-BUS) proposto por VESA.
• Barramento PCI ("Peripheral Component Interconnect")• plug and play• permite até 10 carregamentos elétricos (um deles pode ser um
controlador para barramento ISA)• trabalha com 32 ou 64 bits a uma velocidade de 33 MHz ou 66
MHz• não carrega demais o barramento da CPU• não possui dependência com o processador, por não se tratar de
um barramento local• conceitos de iniciador e alvo• especificação permite a comunicação entre diversos barramentos
isolados eletricamente através de uma Ponte PCI-PCI
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CPU
Cache
Subsistemade
Memória
PontePCI
(Barramento Local)
Barramento PCI
AúdioVídeo
Animado
Barramento ISAMemóriaMemória
PonteISA
16 bits / 8 MHz
32/64 bits / 33/66 MHz
ControladorGráfico
Placa
de Rede
Modem
PlacaFAX
I/O Controladorde Disco
I/O I/O
Figura 5.43. Arquitetura PCI.
• Barramento USB ("Universal Serial Bus")
• Barramento AGP ("Accelerated Graphics Port")
• Barramento FireWire - IEEE 1394-A
Chipsets modernos
Chipset é um grupo de circuitos integrados destinados a uma tarefaespecífica, como, por exemplo, construir um computador. No caso dosPCs, o chipset traz integrado uma série de dispositivos auxiliares, taiscomo: controladores de interrupções, de DMA e de memória dinâmica,temporizadores, pontes PCI e ISA, etc.. Cada chipset define umcomputador diferente.
• importância do chipset
• 440BX e 440GX => barramentos de 100 MHz
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430VX 430HX 430TX 440FX 440BX 440GXNome Triton II Triton III Triton IV - - -
Lançamento Início 96 Início 96 Início 97 Início 97 Início 98 Início 98Mercado Mediano Ponta Mediano Mediano Ponta Ponta
Custo Médio Alto Alto Médio Alto AltoClock (MHz) 50, 60, 66 50, 60, 66 50, 60, 66 50, 60, 66 60, 66, 100 60, 66, 100
Nr. CPU’s 1 2 1 2 1 2Limite cache 512 KB 512 KB 512 KB - - -
possível cache 64 MB 512 MB 64 MB 1 GB 2 GB 2 GBParidade Não Sim Não Sim Sim Sim
USB Não Sim Sim Sim Sim SimAGP Não Não Não Não Sim Sim
CPUP5/66 MHz
Chipset430LX
"Mercury"
Oscilador66 MHz
Ponte PCI RAM Cache
Ponte ISA I/O I/O
I/O I/OI/O
66 MHz
66MHz
66MHz
33MHzPCI
8MHzISA
64 bits
64 bits
32 bits
I/O
16 bits
RelógioBarramento
Local
Figura 5.46. Diagrama em blocos com o Pentium de 66 MHz,ressaltando-se a velocidade e tamanho dos diversos barramentos.
CPUP5 MMX 200 MHz
Chipset430TX
"Triton IV"
Oscilador66 MHz
Ponte PCI RAM Cache
66MHz
66MHz
66MHz
x n
n=3
64 bits
64 bits
BarramentoLocal
Figura 5.47. Computador com P5 MMX 200 MHz, onde se deve notar o multiplicado por n (n = 3).
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CPUP5-II 300 MHz
Chipset
Oscilador66 MHz
Ponte PCI RAM
Cache66MHz
66MHz
66MHz
x nBSB
150 MHz
FSB64 bits
64 bits
128 bits
440 FX
Figura 5.48. Computador com P5-II/300 MHz, onde se pode notaro BSB (Back Side Bus) e o FSB (Front Side Bus) de 66 MHz.
CPUP5-II 400 MHz
Chipset
Oscilador100 MHz
Ponte PCI RAM
Cache100MHz
100MHz
100MHz
x nBSB200 MHz
FSB
64 bits
128 bits
Ponte ISA I/O I/O
I/O I/OI/O
33MHzPCI
8MHzISA
32 bits
I/O
16 bits
64 bits
440 BX
Figura 5.49. Computador com P5-II/400 MHz, onde se pode notaro BSB (Back Side Bus) e o FSB (Front Side Bus) de 100 MHz.
• chipsets para PC100 (memórias síncronas)
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0
500
1000
1500
2000
2500
3000
3500
P5-II/300 MHz P5-II/400 MHzISA PCI FSB BSB
8 133
540
2400
8133
800
3200Velocidade
MB/s
ISA PCI FSB BSB
Figura 5.50. Comparação de velocidade entre os diversos barramentospresentes em computadores com P5-II de 300 MHz e 400 MHz.
Exercícios
5-3) Qual o tempo mínimo, em períodos de clock de barramento, pararealizar um acesso de I/O, a 16 bits (ISA), quando:
endereço base aser acessado
utilização dalinha *0WS
utilização dalinha *I/OCS16
resposta (emclocks ISA)
par sim simpar sim nãopar não simpar não não
ímpar sim simímpar sim nãoímpar não simímpar não não
5-4) Qual a diferença entre os sinais *MEMR dos dois conectores quecompõem o barramento ISA: o de 62 pinos e o de 36 pinos ?
5-11) Um técnico mediu a largura do pulso *IOW no barramento ISA de umcomputador antigo sendo aproximadamente igual a 450 ηs. Estime o númerode estados de espera introduzidos pela placa-mãe do sistema ? Qual aduração de um ciclo de barramento ISA para I/O neste computador ?
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5-13) O que pode acontecer se, por engano, o projetista utilizar um 7404, aoinvés do 7405, para acionar a linha I/O CH RDY ?
5-15) Ao depurar um circuito, um técnico verificou que o sinal *I/O CS 16estava sendo erroneamente ativado durante o ciclo de I/O gerado pelasinstruções
mov dx,300hin ax,dx .
Supondo que fossem desejados dois ciclos de barramento para a realizaçãoda comunicação (basta não utilizar o sinal *SBHE), que tipo de problemaaquela ativação de *I/O CS 16 causaria ?
5-16) Repita o problema anterior, só que agora com o ciclo gerado pormov dx,300hin al,dx .
5-17) Repita o problema anterior, só que agora com o ciclo gerado pormov dx,300hin eax,dx .
5-19) (Concurso para o Quadro de Engenheiros Militares do Exército -especialidade eletrônica - 1997)Um microprocessador, ao executar o programa listado abaixo, envia umasérie de dados para um periférico mapeado no endereço 90h. Considerandoque a execução de cada instrução leve exatamente 1 período de relógio,faça um gráfico de nível lógico (0 ou 1) versus tempo (em períodos derelógio) para cada um dos três bits menos significativos do dado escrito noendereço 90h.Programa:
mov ax,0out 90h,axmov bx,5
LABEL: mov ax,bxinc axout 90h,axdec bxjnz LABELmov ax,0out 90h,axhalt
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