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USP - SSC-610 – Eng. Comp. T1 / 2010-2Organização de Computadores IProf. Fernando Osório
Agosto 2010
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Prof. Fernando Santos Prof. Fernando Santos OsórioOsório
Email: Email: fosoriofosorio [at] { [at] { icmcicmc. . uspusp. . brbr , , gmailgmail. com }. com }
PáginaPágina PessoalPessoal: http://www.icmc.usp.br/~fosorio/: http://www.icmc.usp.br/~fosorio/
EstagiárioEstagiário PAE PAE MaurícioMaurício Dias Dias -- Email: Email: macccdiasmacccdias [at] gmail.com[at] gmail.com
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USP - ICMC - SSC SSC 0610 - Eng. Comp. - 2o. Semestre 2010
Disciplina de
Organização de Computadores I
Aula 02qAula 02q
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Apresentação da Disciplina
Agenda:
1. Arquitetura de Von -eumann:
Colocando o processador a funcionar
> UC
> Registradores
> ULA
> Memória
> E/S
2. Arquitetura do -EA-DER
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1. Arquitetura de Von -eumann
CPU – Processador
Componentes:
UC
ULA
Registradores
Memória
E/S
Fonte: http://courses.cs.vt.edu/~csonline/MachineArchitecture/Lessons/CPU/index.html
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1. Arquitetura de Von -eumann
Unidade de Controle - UC
Operações da UC:
-Busca da Instrução: IR <= Mem(PC) Instruction Register recebe o conteúdo da memória apontado pelo PC (Fetch)
-Decodificação da Instrução: Load, Store, Add, Sub, Incr, Jump, ...Conjunto de Instruções define as operações que o processador é capaz de executar
-Busca dos Operandos: AC <= Mem(++PC) Realiza a leitura dos demais campos (operandos) que compõem a instrução
- Execução: Manipulação de dados para executar a instrução. Exemplo: ADD R, A, B ; Soma Resultado R = A + BADD X ; Soma Resultado Acumulador = Acumulador + X
- Seqüenciamento do Programa: PC++Prepara a busca da próxima Instrução
Banco de Registradores
PC: Program Counter
IR: Instruction Reg.
AC: Acumulador
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1. Arquitetura de Von -eumann
Unidade de Controle - UC
Sequenciamento das Instruções
Program Counter0 15 = 64KBytes de Memór ia endereçavel
Program Counter:
- Busca a Instrução
- Decodifica Instrução:- Incrementa Program Counter- Busca Operando- Incrementa, Busca, ...
- Executa a Instrução (armazena resultado)- Próxima Instrução
> Incrementa o Program Counter (PC++)> Desvia para outro endereço de execução (PC = End. de Desvio)
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1. Arquitetura de Von -eumann
Unidade de Controle - UC
CPU Instruction Set – Conjunto de Instruções
Código da Instrução (Operador) + Operando(s) / Dado
Fonte: ftp://ftp.inf.ufrgs.br/pub/inf107/ (Arquiteturas de 0,1,2,3,4 endereços)
OperandoOPCode0 7 8 15
LSB MSB
Exemplo: Instrução de 16 Bits
Modo de Operação e Endereçamento:
- Modo IMEDIATO: Load #01 Load #$A0 Load #‘X’Carrega o valor fornecidoOperando da instrução é o próprio valor
- Modo ABSOLUTO: Load $0001 Load $A1B2 Load $1234Carrega o valor de um endereço da memória Operando da instrução é o endereço do dado
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Unidade Lógico Aritmética - ULA
ALU OPCodes:
- Add
- Subtract
- Multiply
- Divide
- Logical: A-D, OR, -OT, XOR, SHIFT
ALU Inputs:
> A (Accumulator), B: Data Input
> OPCode: Select Operation
> Carry-In (vem-um)
ALU Outputs:
> X (Accumulator): Data Output
> Carry-Out (vai-um)
> Outras informações de status:
-egativo/Sinal (-), Zero (Z), Carry (C),
Overflow (V), Underflow (U), Erros (E)
X
UAL
X
A B
ADDAND
ORNOT
n n
n
N Z C V
1. Arquitetura de Von -eumann
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Unidade de Memória Memória com seleção linear
8
2
Endereço
o
Write Dado de Entrada
Posição 0
Posição 1
Posição 2
Posição 3
8
8
8
8
2Leitura
Dado
de
Saída
8
8
8
8
carga
carga
carga
carga
1. Arquitetura de Von -eumann
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Memória
I0
I1
I2
O0
O1
O2
A0
A1
Memória 4 x 3:4 Endereços de3 bits cada
RDCS
OEVccGnd
Endereços: A0 .. A1
Dados (in): I 0 .. I2
Dados (out): O0 .. O2
CS = Chip SelectRD = ReadOE = Output Enable
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Unidade de Memória
Fonte: http://www.carlosfelgueiras.hpg.com.br/Cursos/ArqComp/aula_5.html
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Static and Dymanic RAM
1. Arquitetura de Von -eumann
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Memória, Registradores e E/S
Simple microprocessor
Microprocessor buses
Fonte: Mark Balch - Complete Digital Design
1. Memória, Registradores e E/S
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1. Arquitetura de Von -eumann
Arquitetura de Computadores:
Fonte: http://williamstallings.com/COA6e.html
Barramentos: Endereços, Dados e Controle
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2. Arquitetura de Microprocessadores - Intel 4004
Intel 4004 (1971)
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2. Arquitetura de Microprocessadores - Intel 4004
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2. Arquitetura de Microprocessadores - Intel 4004
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2. Arquitetura de Microprocessadores - Intel 4004
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2. Arquitetura de Microprocessadores - Intel 4004
Intel 4004 Busicom - Nippon Calculating Machine Corp changed
its name to Business Computer Corporation,
was a Japanese company that owned the rights to
the first microprocessor but sold them back to Intel.
They made electronic calculators and the first using the new
Intel 4004 processor was the Busicom 141-PF[1]
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1. Arquitetura de Von -eumann
Unidade de Controle - UC
Fonte: http://courses.cs.vt.edu/~csonline/MachineArchitecture/Lessons/CPU/index.html
Elementos importantes:
PC - Program Counter
AC - Accumulator
IR - Instruction Register
Address Bus: n bits
Data Bus : m bits
Flags da ULA (S - Status)
Z - Zero C - Carry
N - Negative V - Overflow
Memória: RAM / ROM
System/User Program, Data,
Stack (Pilha), I/O, Interrupts
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1. Arquitetura de Von -eumann
Unidade de Controle - UC
Fonte: http://courses.cs.vt.edu/~csonline/MachineArchitecture/Lessons/CPU/index.html
µProc - Elementos
PC - Program Counter
AC - Accumulator
IR - Instruction Register
SP - Stack Pointer
Ix - Index Register
BR - Base Registers
Address Bus: n bits
Data Bus : m bits
Flags da ULA (S - Status)
Z - Zero C - Carry
N - Negative V - Overflow
P - Parity I - Interrupt
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2. Arquiteturas Didáticas
-eander - Computador Hipotético [Weber 2001*]
* ftp://ftp.inf.ufrgs.br/pub/inf107/
Arquitetura: características gerais
� Largura de dados e endereços de 8 bits (bus)
� Dados representados em complemento de 2
� Acumulador de 8 bits (AC - Accumulator)
� Apontador de programa de 8 bits (PC - Program Counter)
� Registrador de Instruções de 8 bits (IR - Instruction Reg.)
� Registrador de estado (flags) com 2 códigos de condição:
Negativo (N) e Zero (Z)
� Endereçamento de memória total de 256 bytes
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2. Arquiteturas Didáticas
Simuladores Didáticos
ftp://ftp.inf.ufrgs.br/pub/inf107/
ftp://ftp.inf.ufrgs.br/pub/inf108/
-eander => Simulador W-eander
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2. Arquiteturas Didáticas
-eander - Computador Hipotético [Weber 2001*]
* ftp://ftp.inf.ufrgs.br/pub/inf107 Versão Web: http://inf.ufrgs.br/~vbuaraujo/sw/neander/
UAL
X Y
AC
RDM
PCREM
MEMMUX
sinais de controle
read
Unidade de Controle
N Z
opcode don’t care
DECOD.
write
cargaRDM
cargaRI
cargaAC
selUAL
cargaREM
sel
cargaPC
incrementaPC
cargaNZ
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2. Arquiteturas Didáticas
Simuladores Didáticos
ftp://ftp.inf.ufrgs.br/pub/inf107/
ftp://ftp.inf.ufrgs.br/pub/inf108/
-eander => Simulador W-eander
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2. Arquiteturas Didáticas
Evolução do -eander... Ahmes, Ramses, Cesar
Quadro comparativo
Simuladores Didáticos
ftp://ftp.inf.ufrgs.br/pub/inf107/
ftp://ftp.inf.ufrgs.br/pub/inf108/http://pt.wikipedia.org/wiki/Máquinas_hipotéticas_da_Universidade_Federal_do_Rio_Grande_do_Sul
Arquitetura Endereços Dados -ro. Instruções Registradores
-EA-DER 8 bits 8 bits 11 instruções AC, PC, IR, Flags (N,Z)
256 bytes Compl.2 (OpCode: 4bits) REM, RDM
AHMES 8 bits 8 bits 24 instruções PC, IR, REM, RDM
(Neander ext.) Flags (N, Z, C, B, V)
RAMSES 8 bits 8 bits Modos de End. PC, IR, RA, RB, RX
4 modos x 16 instr. Flags (N, Z, V, C)
CESAR 16 bits 16 bits Inúmeras R0 a R6 (uso geral)
64 Kbytes R7 (PC)
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2. Arquiteturas Didáticas
Evolução do -eander... Ahmes, Ramses, Cesar
Simuladores Didáticos
ftp://ftp.inf.ufrgs.br/pub/inf107/
ftp://ftp.inf.ufrgs.br/pub/inf108/
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2. Arquiteturas Didáticas
Evolução do -eander... Ahmes, Ramses, Cesar
Simuladores Didáticos
ftp://ftp.inf.ufrgs.br/pub/inf107/
ftp://ftp.inf.ufrgs.br/pub/inf108/
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Evolução do -eander... Ahmes, Ramses, Cesar
Simuladores Didáticos
ftp://ftp.inf.ufrgs.br/pub/inf107/
ftp://ftp.inf.ufrgs.br/pub/inf108/
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2. Arquiteturas Didáticas
Evolução do -eander... Ahmes, Ramses, Cesar
Quadro comparativo
Simuladores Didáticos
ftp://ftp.inf.ufrgs.br/pub/inf107/
ftp://ftp.inf.ufrgs.br/pub/inf108/http://pt.wikipedia.org/wiki/Máquinas_hipotéticas_da_Universidade_Federal_do_Rio_Grande_do_Sul
Arquitetura Endereços Dados -ro. Instruções Registradores
-EA-DER 8 bits 8 bits 11 instruções AC, PC, IR, Flags (N,Z)
256 bytes Compl.2 (OpCode: 4bits) REM, RDM
AHMES 8 bits 8 bits 24 instruções PC, IR, REM, RDM
(Neander ext.) Flags (N, Z, C, B, V)
RAMSES 8 bits 8 bits Modos de End. PC, IR, RA, RB, RX
4 modos x 16 instr. Flags (N, Z, V, C)
CESAR 16 bits 16 bits Inúmeras R0 a R6 (uso geral)
64 Kbytes R7 (PC)
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I-FORMAÇÕES SOBRE A DISCIPLI-A
USP USP -- Universidade de São Paulo Universidade de São Paulo -- São Carlos, SPSão Carlos, SPICMC ICMC -- Instituto de Ciências Matemáticas e de Computação Instituto de Ciências Matemáticas e de Computação
SSC SSC -- Departamento de Sistemas de ComputaçãoDepartamento de Sistemas de Computação
Prof. Fernando Santos OSÓRIOProf. Fernando Santos OSÓRIO
Web institucional: http://www.icmc.usp.br/ssc/Web institucional: http://www.icmc.usp.br/ssc/
Página pessoal: http://www.icmc.usp.br/~fosorio/Página pessoal: http://www.icmc.usp.br/~fosorio/
EE--mailmail: : fosoriofosorio [[atat] ] icmcicmc. . uspusp. . brbr ou ou fosoriofosorio [[atat] ] gmailgmail. com. com
Disciplina de Organização de Computadores I / Eng. Comp.Disciplina de Organização de Computadores I / Eng. Comp.
Estagiário PAE: Maurício A. DiasEstagiário PAE: Maurício A. Dias
Web disciplina: http://wiki.icmc.usp.br/index.Web disciplina: http://wiki.icmc.usp.br/index.phpphp//SscSsc--610610
> Programa, Material de Aulas, Critérios de Avaliação,> Programa, Material de Aulas, Critérios de Avaliação,
> Lista de Exercícios, Trabalhos Práticos, Datas das Provas> Lista de Exercícios, Trabalhos Práticos, Datas das Provas