Germano Maioli Penello - lee.eng.uerj.brgermano/Microeletronica_2015-1/Aula 07.pdf · Thiago...

44
1 Microeletrônica Germano Maioli Penello http://www.lee.eng.uerj.br/~germano/Microeletronica%20_%202015-1.html Sala 5145 (sala 17 do laboratorio de engenharia elétrica) Aula 07

Transcript of Germano Maioli Penello - lee.eng.uerj.brgermano/Microeletronica_2015-1/Aula 07.pdf · Thiago...

11

Microeletrônica

Germano Maioli Penello

http://www.lee.eng.uerj.br/~germano/Microeletronica%20_%202015-1.html

Sala 5145 (sala 17 do laboratorio de engenharia elétrica)

Aula 07

22

Pauta

Isadora

Thiago Nascimento Oliveira

ÁQUILA ROSA FIGUEIREDO 201110256011

ALLAN DANILO DE LIMA 201110063911

DAVID XIMENES FURTADO 200810343411

HUGO LEONARDO RIOS DE ALMEIDA 201210076411

JEFERSON DA SILVA PESSOA 201010067611

LAIS DA PAIXAO PINTO 200710030011

LEONARDO SOARES FARIA 200820515511

PEDRO DA COSTA DI MARCO 201020582111

VINICIUS DE OLIVEIRA ALVES DA SILVA 201110066811

33

Trabalho para a semana depois do

feriadoProjete um resistor de 250 kΩ usando um poço-n num padrão de serpentina. O comprimento máximo de cada segmento é de 100 e a resistência de folha é de 2

kΩ/sq. Confira as regras de design do resistor! Se o fator de escala for de 50 nm, estime o tamanho do resistor fabricado.

http://www.staticfreesoft.com/index.html

Programa gratuito para criar leiautes e

esquemáticos. Simula o leiaute em

conjunto com o SPICE.

Façam este exercício seguindo as regras

de design do programa! Me apresentem

os resultados na aula depois do feriado.

Farei perguntas sobre o software e sobre

as regras de design do programa.

Utilizem a tecnologia MOCMOS que

segue a regra de design do MOSIS.

44

Electric VLSI Design System

55

Electric VLSI Design System

Software open-source para design de circuitos, leiautes e mais…

http://www.staticfreesoft.com/electric.html

Computer aided design – uso de computador para auxiliar a criação,

modificação análise e optimização de um projeto

66

Electric VLSI Design System

Software open-source para design de circuitos, leiautes e mais…

http://www.staticfreesoft.com/electric.html

Computer aided design – uso de computador para auxiliar a criação,

modificação análise e optimização de um projeto

Pode ser usado em conjunto com o LTSpice

http://www.linear.com/designtools/software/

7

Relembrando - diodo

7

Ao construir um poço-n, criamos uma junção pn (um diodo) entre o poço-n e o

substrato.

Analisamos na aula 05 que junções pn têm uma capacitância parasítica de

depleção.

Uma região de cargas fixas positivas e cargas fixas negativas pode ser analisada

como placas de um capacitor! Essa capacitância parasítica é chamada de

capacitância de depleção ou de junção.

88

Capacitância parasítica

A capacitância de depleção pode ser modelado pela equação

Cj0 – capacitância sem tensão aplicada na junção

VD – Tensão no diodo

m – coeficiende de gradação (grading coefficient)

Vbi – potencial intrínseco

Essa capacitância de depleção é importante apenas quando a junção está

polarizada reversamente. Quando polarizada diretamente, uma outra

capacitância parasítica prevalece (Capacitância de difusão).

9

Capacitância parasítica

9

Capacitância de difusão

Na polarização direta, elétrons do lado n são atraídos para o lado p (buracos do

lado p são atraídos para o lado n)

Após passarem a junção, os portadores difundem em direção aos contatos

metálicos. Se o portador recombina antes de chegar no contato, este diodo é

chamado de diodo de base longa. Se ele chega ao contato, esse diodo é

chamado de base curta.

10

Capacitância parasítica

10

Capacitância de difusão

O tempo de vida do elétron (τT) é o tempo que leva para o elétron difundir da

junção até ele se recombinar. Este tempo é da ordem de 10µs no silício.

A capacitância de difusão é formada pelos portadores minoritários que

difundem nos lados da junção. Como discutido, ela claramente depende do

tempo de vida dos portadores.

11

Capacitância parasítica

11

Capacitância de difusão

A capacitância de difusão pode ser caracterizada como:

Modelo útil para análise de sinais pequenos AC. Em aplicações digitais

estamos mais interessados em chaveamento de sinais altos. Em geral, em

processos CMOS não desejamos ter diodos polarizados diretamente. Diodos

polarizados diretamente são considerados problemas!

12

Atraso RC por um poço-n

12

Vimos até agora que o poço-n pode ser usado como um diodo em conjunto com o

substrato e como um resistor. Como toda junção pn tem uma capacitância

parasítica, ao analisar o resistor, temos que incluir essa capacitância nos cálculos.

13

Atraso RC por um poço-n

13

Este é a forma básica de uma linha de transmissão RC!

Ao aplicar um pulso de tensão na entrada, após um determinado tempo (tempo de

atraso) o pulso aparecerá na saída.

14

Atraso RC por um poço-n

14

Tempo de atraso do circuito

Tempo de subida

IMPORTANTE EM CIRCUITOS DIGITAIS

15

Atraso RC por um poço-n

15

Tempo de atraso do circuito

Tempo de subida

IMPORTANTE EM CIRCUITOS DIGITAIS

Passa alta ou passa baixa?

Olhe o gráfico

16

Atraso RC por um poço-n

16

Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos

RC acoplados. Como analisar?

17

Atraso RC por um poço-n

17

Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos

RC acoplados. Como analisar?

Atraso até o ponto A (tempo de carga do capacitor)

18

Atraso RC por um poço-n

18

Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos

RC acoplados. Como analisar?

Atraso até o ponto B (tempo de

carga do capacitor até o ponto A +

até o ponto B)

19

Atraso RC por um poço-n

19

Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos

RC acoplados. Como analisar?

Atraso até o ponto C (tempo de carga do capacitor até o ponto A +

até o ponto B + até o ponto C)

20

Atraso RC por um poço-n

20

Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos

RC acoplados. Como analisar?

Para um número l de segmentos:

21

Atraso RC por um poço-n

21

Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos

RC acoplados. Como analisar?

Para um número l de segmentos:

Soma de l termos com incremento 1 (Gauss fez isso quando era criança! )

Se l >> 1

22

Exemplo

22

Simulado no spice

23

Tempo de subida

23

Uma análise similar pode ser feita para determinar o tempo de subida em uma

linha de transmissão RC

69 ns

Com os dados do exemplo anterior,

obtemos 69 ns para o tempo de

subida

24

Processos de poços gêmeos

(Twin well)

24

NMOS é feito diretamente no substrato

PMOS é feito no poço-n

PMOS é feito diretamente no substrato

NMOS é feito no poço-p

Recapitulando:

Ao implantar o poço-n, o substrato tem que ser contra-dopado. Dopamos um

material inicialmente tipo p de tal maneira que ele passa a se tornar tipo n.

Isto faz com que a qualidade cristalina não seja tão boa (redução de

mobilidade) quanto dopar um semicondutor inicialmente intrínseco.

PMOS no processo de poço n não é tão bom quanto o PMOS no processo de poço p

Em resumo:

25

Processos de poços gêmeos

(Twin well)

25

O processo de poços gêmeos serve

para minimizar esses defeitos. Usa-se

um substrato ligeiramente dopado em

vez de um substrato intrínseco por ser

difícil controlar a dopagem em níveis

muito baixos. A contra-dopagem em

um substrato ligeiramente dopado se

torna insignificante.

26

Processos de poços gêmeos

(Twin well)

26

No processo de poços gêmeos da

figura, o poço p está conectado

eletricamente no substrato. Caso seja

necessário ter o substrato e o poço p

em potenciais diferentes, usa-se o

processo de poços-triplos.

27

Regras de design - história

27

MOSIS – empresa que recebe os designs de diversos grupos e forma as máscaras

de processamento. Os fabricantes de CI são contratados pela MOSIS e mudaram

ao longo do tempo. Para transferir os leiautes e torná-los escalonáveis, criou as

regras SCMOS (scalable CMOS) quando o tamanho mínimo dos fabricantes era

~1µm. Com isto, o mesmo leiaute pode ser escalonado para ser usado em

diferentes tecnologias usando o parâmetro λ. Um grande benefício da tecnologia CMOS!

As regras de design dos fabricantes normalmente é mais rígida que a SCMOS. A

regra SCMOS era flexível a ponto de atender todas as regras de uma vez. Com o

passar do tempo, as regras SCMOS já não eram flexíveis o suficiente. As

modificações nas regras foram necessárias para atender as novas tecnologias.

Novas regras surgiram, submicron e deep-submicron (SUBM e DEEP,

respectivamente).

Processos antigos ainda usam a regra SCMOS. Novas tecnologias usam as regras

novas. Se um leiaute passa na regra DEEP, ele também passa nas outras!

28

Regras de design para os

poços

28

No SPICE, usar “.options scale=90nm”

para regra DEEP e “.options scale=180nm”

na regra CMOSedu

O livro texto usa uma regra de design (CMOSedu) que é a metade da DEEP.

Se o MOSIS usa um fator de escala de 90 nm na regra DEEP, o livro usa um fator de

escala 180 nm na regra CMOSedu

29

SEM – microscopia de

varredura de elétron

29

http://virtual.itg.uiuc.edu/training/EM_tutorial/

http://education.denniskunkel.com/Java-SEM-begin.php

Detalhe do olho de

uma abelha

30

SEM – microscopia de

varredura de elétron

30

Chip de memória CMOS

31

Revisão – Processamento

MOSFET

http://jas.eng.buffalo.edu/education/fab/NMOS/nmos.html

Até o momento discutimos

detalhes da fabricação do

poço-n.

Relembrando o

processamento de um

MOSFET (note que este

processo não é o mesmo

utilizado pela MOSIS)

32

Camadas de metal

32

As camadas de metal em um CI conecta os dispositivos (resistores,

capacitores, MOSFETs, ...) entre si. Analisaremos aqui apenas um processo

CMOS genérico com apenas duas camadas metálicas que chamaremos de

metal1 e metal2.

Os metais utilizados em CMOS são alumínio e cobre.

Analisaremos neste estudo das camadas de metal a área de solda (bonding

pad), capacitâncias associadas às camadas, crosstalk, resistência de folha e

eletromigração.

33

“Almofada” de contato- Bonding pad

33

Interface entre o substrato já processado e o mundo externo

http://www.cube.cz/technical-capabilities/universal-pad-finish-ang.htm?lang=en

3434

Os pads variam de acordo com a regra de design do fabricante. O

tamanho do bonding pad especificado pelo MOSIS é um quadrado de

100µm x 100µm.

O tamanho final do pad é a única parte do leiaute que não é escalonado

a medida que as dimensões do processo diminuem.

“Almofada” de contato- Bonding pad

Note a existência de

isolante sob e sobre o

metal (isolantes entre

camadas)

35

Capacitância metal-substratoO substrato está aterrado e para efeitos práticos pode ser pensado como

um plano equipotencial.

Qual componente é formado quando temos dois equipotenciais

separados por um isolate?

+

-

36

Capacitância metal-substratoO substrato está aterrado e para efeitos práticos pode ser pensado como

um plano equipotencial.

Aparecimento de capacitâncias parasíticas entre o metal e o substrato.

Capacitâncias parasíticas típicas em um processo CMOS

37

Capacitância metal-substratoEstimando a capacitância parasítica de um pad de 100x100 µm2 entre uma camada de metal2 e o substrato:

área Valor obtido na tabela

do slide anterior

perímetro Valor obtido na tabela

do slide anterior

+x xCapac. =

38

Passivação

O metal2 está coberto com um isolante! Não é possível fazer contato elétrico

com ele com uma microsoldadora.

Esta camada de óxido é chamada de passivação. Ela protege o chip de

contaminações.

39

Camada overglass

Cortes na passivação são feitos para obter contato elétrico. Para especificar

onde abrir o contato, usamos a camada overglass.

Regra MOSIS – 6mm entre o limite do metal e o da abertura overglass.

Qual a escala λ usada no desenho acima?

40

Camada overglass

Cortes na passivação são feitos para obter contato elétrico. Para especificar

onde abrir o contato, usamos a camada overglass.

Regra MOSIS – 6µm entre o limite do metal e o da abertura overglass.

Qual a escala λ usada no desenho acima? λ = 50 nm

41

Importante

Estamos exemplificando um processo de apenas 2 metais!

Se o processo tiver, por exemplo, 5 metais, o último metal (camada superior

para fazer a solda) é chamado de metal5.

http://www.cube.cz/technical-capabilities/universal-pad-finish-ang.htm?lang=en

42

Leiaute das camadas de metal

Até agora vimos as camadas de poço-n, metal2 e overglass. Agora veremos as

camadas de metal1 e a via1

43

Metal1 e via1

Via1 - região onde o isolante deve ser removido para haver conexão entre o

metal1 e o metal2.

Metal1 – Camada de metal logo abaixo do meltal2

Num processo de mais metais: Vian – conexão entre metaln e metaln+1

44

Exemplo

Poço-n, metal1, via1, metal2 (OBS: sem overglass)