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Aula Disciplina: Sistemas Digitais – Profa. Dra. Fernanda Gusmão de Lima Kastensmidt – 2006 1 / 30 Introdução a Sistemas Digitais Introdução a Sistemas Digitais Meta-estabilidade MTBF Clock skew

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Introdução a Sistemas DigitaisIntrodução a Sistemas Digitais

Meta-estabilidadeMTBFClock skew

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O O queque é Metaé Meta--estabilidadeestabilidade??

• Sempre quando há uma violação nos tempos de set-up e hold de algum flip-flop, este pode entrar em um estadoonde a sua saída é imprevisivel.

• Este estado é conhecido como estado de meta-estabilidade (quasi stable state).

• No final do estado de meta-estabilidade, o flip-flop atingeo valor ‘1’ ou ‘0’.

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MetaMeta--estabilidadeestabilidade

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TemporizaçãoTemporização

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TemporizaçãoTemporização

Resolution time

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No No estadoestado de Metade Meta--estabilidadeestabilidade

• Quando o flip-flop encontra-se no estado de meta-estabilidade, a suasaída oscila entre ‘0’ e ‘1’.

• O tempo que demorapara estabilizar em ‘1’ ou‘0’ depende da tecnologiado flip-flop (tempo de resolução tr).

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4.5 1.5 3.0 74ACTQ74

4.0 1.0 3.0 74ACT74

4.5 0.5 4.0 74AC74

4.5 0.0 4.5 74LS74

5.0 2.0 3.0 74S74

20.0 0.0 20.0 74LS74

25.0 10.0 15.0 74ALS74

25.0 5.0 20.0 7474

20.0 0.0 20.0 74HCT74

20.0 0.0 20.0 74HC74

100.0 0.0 100.0 74C74

t(total)nS

t(hold)nS

t(set-up)nSDevice

Metastability Window74xx74 Flip Flops

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OlhandoOlhando maismais de de pertoperto……

• Se olharmos dentro do flip-flop, podemos ver que o quasi-stable state (meta-estabilidade) acontece quandoos tempos de set-up e hold são violados.

• Assumindo um flip-flip do tipo D sensivel a borda de subida do relógio, quando a borda de subida do relogioacontece em um tempo em que a entrada D esta fazendoque o latch mestre transicione.

• Assim este flip-flop tem boas chances de ir para o estado meta-estavel.

• A subida do relógico causa que o latch mestre tentecapturar o valor corrente na entrada enquanto o latch escravo está aberto permitindo que a saida siga o valor do latch mestre.

• O mais perfeito estado de meta-estabilidade (topo damontanha) resulta no maior tempo requerido para o flip-flop resolver entre um dos dois estados estáveis (0 ou 1).

Logic ‘0’ Logic ‘1’

Meta-estabilidade

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ResumindoResumindo

Casos em que pode acontecer a Meta-estabilidade:• Quando a entrada é assincrona• Quando o clock skew é muito grande e a diferença entre

a subida e a descida é muito grande. • Quando interfaciando dois dominios operando em duas

diferentes frequencias ou na mesma frequencia mas emdiferentes fases.

• Quando o atraso da lógica combinacional é tal que o a entrada do flip-flop muda bem na janela crítica.

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ExercícioExercício::

• Cambridge Logic and Magic, Inc é uma nova empresa e precisadesenvolver um arbitro confiavel que se comporta como a seguir:

• Duas entradas combinacionais A e B, cada uma com uma única transiçãode 0 para 1. O arbitro tem uma unica saida, que precisa amostrar depois de 1 micro segundo após a transição de A que neste ponto é garantido ter um valor válido.

• Se a transição de A preceder a transição de B por mais de 100ns, a saídado arbitro é para ser ‘0’ quando amostrada.

• Se a transição de B preceder a transição de A por mais de 100ns, a saidado arbitro é para ser ‘1’ quando amostrada.

• Se as transições ocorrerem por menos de 100ns entre elas, então 1 ou 0 pode aparecer na saida do arbitro, mas válida e estavel com diferença de 10ns.

• Os quatro fundadores da empresa propuseram um circuito diferente para o arbitro, o seu trabalho é identificar o problema de cada um deles.

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ExerciciosExercicios

• Assumir que os nos circuitos, todos os registradores iniciam no estado ‘0’, que a transição da entrada é instantanea e o tempo de set-up e hold são grandes, e que os atrasos são curtos comparados a um micro segundos.

• Circuito 1: Registrador do tipo D register e um multiplexador. Esse circuitopode sofrer de meta-estabilidade?

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ExerciciosExercicios

• Assumir que os nos circuitos, todos os registradores iniciam no estado ‘0’, que a transição da entrada é instantanea e o tempo de set-up e hold são grandes, e que os atrasos são curtos comparados a um micro segundos.

• Circuito 1: Registrador do tipo D register e um multiplexador. Esse circuitopode sofrer de meta-estabilidade?

Não, não há problemas de meta-estabilidade mas pode receber o valor errado na saída. Suponha que a transição de A ocorre mais de 100ns antes da transição de B e que a saida é amostrada depois da transição de B chegue e propague os multiplexadores. Neste caso a saida vai ser 1 e não‘0’ como deveria ser.

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ExerciciosExercicios

• Exercicio 2: Assuma que o atraso é de 50ns. Se a saida do flip-flop estaem meta-estabilidade, o projetista afirma que a saida do circuito (out) estara em um estado estavel por causa do atraso da A de 50ns.

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ExerciciosExercicios

• Circuito 2: Assuma que o atraso é de 50ns. Se a saida do flip-flop esta emmeta-estabilidade, o projetista afirma que a saida do circuito (out) estaraem um estado estavel por causa do atraso da A de 50ns.

O circuito não tem problema de meta-estabilidade , mas pode gerar respostaserradas na saida. Ja que a saida é amostrada 1 micro segundo apos a transição de A, essa transição tera tempo de propagar pelo delay e pela porta OR. Ja que a porta OR é permissiva a ‘1’, a sua saida será ‘1’ não interessando a meta-estabilidade do resultado do flip-flop. Mas a saida deve ser zero se A acontece no minimo 100ns antes de B.

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ExerciciosExercicios

• Circuito 3: Um par de registradores do tipo D com entradas ligadas em B. O atraso é de 50 ns. Um tempo escolhido que ocasiona violação nos tempos de setup/hold para ambos os registradores faz com que se veja um resultadovalido na saida.

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ExerciciosExercicios

• Circuito 3: Um par de registradores do tipo D com entradas ligadas em B. O atraso é de 50 ns. Um tempo escolhido que ocasiona violação nos tempos de setup/hold para ambos os registradores faz com que se veja um resultadovalido na saida.

Este esquema falha quando B acontece 50ns depois de A. Neste caso, o primeiroregistrador colocara na saida 0 ja que a transição de A aconteceu antes de B. Porem, o segundo registrador, o valor de B ira chegar no mesmo momento datransição do relogio fazendo com que o segundo registrador fique em meta-estabilidade. A porta OR recebe 0 e um valor invalido resultando entao um valor invalido na saida.

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ExerciciosExercicios

• Circuito 4: delay = 50ns

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ExerciciosExercicios

• Circuito 4: delay = 50ns

Sabendo que a saida é amostrada 1 micro segundo apos a transição de A acontecer, a transição tem tempo para ser propagada pelo atraso de 50ns e pelomux, o que faz a saida receber o valor do primeiro registrador. Logo a eficiencia do circuito consiste no primeiro registrador. Logo, se as transições de A e B acontecem juntas, o registrador podera entrar em meta-estabilidade e gerar umaresposta errada na saida.

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Mean Time Between Failure (MTBF)Mean Time Between Failure (MTBF)

• Nos dá a informação de quanto frequente um elemento irá falhar, ou emoutras palavras, informa o tempo médio entre duas falhas do elemento.

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ProbabilidadeProbabilidade de de FalhaFalha nana SincronizaçãoSincronização

O dado chega em um tempo uniformemente distribuido no periodo do clk

Assumindo que o flip-flop tem um tempo mínimo tb:

Onde k é uma fração positiva menor que 1 e τ é uma constante de tempo dependente da tecnologia de fabricação, em torno de poucos pico segundos

Tem-se então:

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SoluçãoSolução parapara a a MetaestabilidadeMetaestabilidade

Flip-flops rápidosreduzem o MTBF, ouseja, baixo tempo de set-up e de hold.

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ExampleExample

Quanto mais flip-flops colocarmos nainterface, maior será o MTBF (confiabilidade) do circuito.

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MTBF de 1000 MTBF de 1000 anosanos é é suficientesuficiente??

• Se MTBF = 1000 anos e você envia 52.000 copias do produto, então um sistemas por semana irá falhar.

• MTBFs reais devem ser muito mais altos.• Como fazer MTBFs grandes?• Usar flip-flops muito rápidos

– Porem não esqueça que a frequencia aumenta tambem…– Conseguir tratar um tempo de resolução da meta-estabilidade

maior (tr), ou seja, esperar um pouco mais na interface, normalmente não reduz desempenho, ao menos que esta sendousado “round-trip” handshake.

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Sincronização com muitos clocks

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Clock Skew

• O clock pode não alcançar todos os flip-flops ao mesmo tempo.

Razões para o atraso:(a) Atraso dos fios(b) capacitancia(c) Projeto incorreto

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Deskewed multiple-cycle synchronizer

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CálculoCálculo de de ClkClk SkewSkew

• tffpd(min) + tcomb(min) − thold − tskew(max) > 0

• First two terms are minimum time after clock edge that a D inputchanges– Hold time is earliest time that the input may change– Clock skew subtracts from the available hold-time margin

Compensating for clock skew:– Longer flip-flop propagation delay– Explicit combinational delays– Shorter (even negative) flip-flop hold times

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ExemploExemplo de de umauma mal mal distribuiçãodistribuição do do clkclk

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MultiplosMultiplos dominiosdominios de de clkclk

• Many digital systems have more than one clock domains:

• Needs to synchronize the two clock domains using two basic building blocks:– Phase-locked loop (PLL)– Delay-locked loop (DLL)

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O O queque é Delay locked loop (DLL)? é Delay locked loop (DLL)?

Loop de primeira ordem:� facil de estabilizar� sintese da frequencia é dificil� clock jitter da referencia passa para a saida� não há acumulo de erro na fase do relógio (clk)

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O O queque é Phase Locked Loop (PLL)?é Phase Locked Loop (PLL)?

Loop de 2nd/3rd ordem:� dificil de estabilizar� multiplicação de frequencia é facil� clock jitter reduzido ao usar filtro� acumulo de erro na fase do relógio (clk)

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XilinxXilinx DLLDLL

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XilinxXilinx DLLDLL

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UsandoUsando DLL DLL parapara dede--skew skew sinaissinais de de clkclk

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ExercicioExercicio PraticoPratico

• Simular 1 flip-flop mestre escravo com atraso no ISE ou no Quartusaté chegar no ponto da meta-estabilidade.