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Introdução ao Projeto de Circuitos

Integrados Analógicos

Fernando Antônio Pinto Barúqui

Departamento de eletrônica Escola Politécnica

Universidade Federal do Rio de Janeiro

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Índice

1. Transistor MOSFET........................................................................................................................ 5 1.1 MOSFET de Canal N .............................................................................................................. 5

1.1.1 Características DC........................................................................................................... 5 1.1.2 Efeito de Corpo ............................................................................................................... 8 1.1.3 Modulação de Canal ........................................................................................................ 8 1.1.4 MOSFET de Canal P ..................................................................................................... 12 1.1.5 Características DC......................................................................................................... 12 1.1.6 Efeito de Corpo ............................................................................................................. 12 1.1.7 Modulação de Canal ...................................................................................................... 13

1.2 Tecnologia CMOS................................................................................................................. 13 1.3 Capacitâncias dos transistores MOSFET .............................................................................. 14 1.4 Análise de Pequenos Sinais (AC).......................................................................................... 16

1.4.1 Modelo Para Altas Freqüências..................................................................................... 18 1.5 Layout dos Transistores......................................................................................................... 20

1.5.1 Layout Para transistores PMOS com Poço N................................................................ 21 2. Resistores ...................................................................................................................................... 22

2.1 Formas de Implementação dos Resistores............................................................................. 22 2.1.1 Resistor de Difusão N.................................................................................................... 23 2.1.2 Resistor de Difusão p+ Sobre Poço N Polarizado ......................................................... 23 2.1.3 Resistor de Poço N ........................................................................................................ 23 2.1.4 Resistor de Poço Estrangulado (“Pinched Well”) ......................................................... 23 2.1.5 Resistor de Polysilício Sobre Substrato......................................................................... 24 2.1.6 Resistor de Polysilício Sobre Poço Polarizado.............................................................. 24 2.1.7 Resistor de POLY2 Sobre Difusão p+ e Poço N........................................................... 24

2.2 Erros na Construção dos Resistores ...................................................................................... 25 2.3 Layout Para Resistores .......................................................................................................... 26

3. Capacitores .................................................................................................................................... 28 3.1 Tipos de Capacitores ............................................................................................................. 28

3.1.1 Capacitor de POLY Sobre Difusão ............................................................................... 28 3.1.2 Capacitor de POLY2 sobre POLY1 sobre Poço Polarizado.......................................... 28

3.2 Modelo dos Capacitores ........................................................................................................ 29 3.2.1 Precisão dos Capacitores ............................................................................................... 29 3.2.2 Erro nas Razões de Capacitores .................................................................................... 31


3

3.3 Layout dos Capacitores POLY1 Sobre POLY2 .................................................................... 33 3.4 Distribuição Física dos Capacitores ...................................................................................... 34 3.5 Montagem do Capacitor ........................................................................................................ 35

4. Chaves Analógicas ........................................................................................................................ 37 4.1 Chave Simples Tipo N .......................................................................................................... 37 4.2 Chave Simples Tipo P ........................................................................................................... 38 4.3 Chave Complementar ............................................................................................................ 39 4.4 Dimensionamento da Resistência da Chave.......................................................................... 41 4.5 Injeção de Cargas .................................................................................................................. 42

4.5.1 Caracterização do Problema .......................................................................................... 42 4.6 Compensação Para Injeção de Cargas ................................................................................... 44

4.6.1 Uso de Transistores Dummy ......................................................................................... 44 4.6.2 Uso de Chaves Gêmeas ................................................................................................. 45 4.6.3 Uso de Chave Complementar ........................................................................................ 46 4.6.4 Projeto da Chave Complementar................................................................................... 46 4.6.5 Uso de Redes de Compensação ..................................................................................... 47 4.6.6 Uso de Circuitos Totalmente Diferenciais..................................................................... 48

5. Espelhos de Corrente..................................................................................................................... 51 5.1 Espelho Simples .................................................................................................................... 51 5.2 Espelho de Corrente em Cascode .......................................................................................... 51 5.3 Espelho de Corrente em Cascode Regulado.......................................................................... 53

6. Amplificadores Operacionais ........................................................................................................ 56 6.1 OTA com Saída em Cascode Dobrado.................................................................................. 57

6.1.1 Dimensionamento dos Transistores em Função da Polarização.................................... 57 6.1.2 Análise AC para Baixas Freqüências ............................................................................ 59 6.1.3 Excursão de Sinal na Saída............................................................................................ 59 6.1.4 Análise AC para Altas Freqüências............................................................................... 60

6.2 OTA com Saída em Cascode Regulado ................................................................................ 61 6.3 OTA Diferencial com Saídas em Cascode Dobrado ............................................................. 63

6.3.1 Análise AC para Altas Freqüências............................................................................... 64 6.4 OTA Diferencial com Saídas em Cascode Regulado ............................................................ 65 6.5 Controle de Modo Comum.................................................................................................... 66 6.6 Critério de Projeto dos OTAS ............................................................................................... 69 6.7 Otimização Com Auxílio de Simuladores ............................................................................. 70


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Introdução A eletrônica teve início ativamente no começo do século XX com a invenção da válvula termiônica. A partir deste momento, foi possível desenvolver equipamentos como amplificadores, rádios, televisores e até mesmo alguns computadores primitivos. Mas os dispositivos valvulados eram grandes, consumiam muita energia e não se prestavam para aplicações em miniatura. A invenção dos transistores deu um grande impulso à industria de consumo de eletrônicos, pois permitiu o desenvolvimento de equipamentos portáteis e de baixo consumo. Com a crescente sofisticação do mercado, sistemas transistorizados mais complexos foram desenvolvidos, até que novamente o problema do tamanho e consumo se tornou uma barreira.

Os circuitos integrados surgiram como uma solução aparentemente definitiva para o problema da miniaturização e do consumo. Uma ampla gama de componentes integrados passou a ser disponibilizada aos projetistas e a eletrônica deu um salto quantitativo e qualitativo. Os equipamentos aumentaram de complexidade e tornaram-se mais confiáveis. Neste contexto, a tecnologia de computadores e microcomputadores teve um desenvolvimento assombroso, chegando-se a integrar milhões de transistores em um único chip.

Os transistores foram relegados à aplicações em freqüências muito altas e elevadas potências, ou a equipamentos com funções muito simples. Os projetistas de circuitos analógicos passaram a usar os amplificadores operacionais (opamps) integrados como elemento básico de projeto. Muitas técnicas e teorias foram desenvolvidas ao redor dos opamps.

Na atualidade, existe uma tendência e um objetivo claro de desenvolver equipamentos em um único chip, que reúne tanto os circuitos digitais quanto os analógicos. Esta tendência tem gerado uma grande necessidade de projetistas de circuitos integrados.

Os projetistas, de certa forma, retrocedem aos tempos áureos dos transistores, pois precisam construir cada circuito e subcircuito a ser usado. Ainda de forma mais radical, cada componente integrado, sejam eles transistores, resistores, capacitores e até mesmo indutores, precisam ser dimensionados individualmente. Estes procedimentos resgatam muito do que foi desenvolvido na época dos circuitos transistorizados discretos. Evidentemente, uma abordagem diferente e novas técnicas de projeto são aplicadas à integração de circuitos.

O presente texto é uma breve introdução às técnicas de projeto de circuitos integrados analógicos, com considerações teóricas e práticas sobre modelos e técnicas de layout para transistores, capacitores, resistores e opamps.


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1. Transistor MOSFET O transistor MOSFET (metal-oxide-semiconductor field-efect transistor) foi fabricado pela primeira vez em 1960, um ano após o início da era do circuito integrado. O MOSFET encontra sua maior aplicação nos circuitos integrados de larga escala (VLSI), onde se emprega a tecnologia CMOS (complementar metal-oxide-semiconductor) que utiliza transistores de canal N e P. Os MOSFETS também estão se tornando muito populares em aplicações discretas nas áreas de eletrônica de potência, áudio, microondas e radio freqüência em geral. Por ser um dispositivo extremamente utilizado, muito se tem feito para sua modelagem.

O objetivo deste capítulo é descrever o funcionamento do MOSFET e estudar suas características, com base em um modelo simplificado, normalmente usado como ponto de partida para os projetos de circuitos integrados.

1.1 MOSFET de Canal N

D

B

S

G

Fig. 1.1: Transistor MOSFET de canal N.

1.1.1 Características DC Pode-se classificar o transistor MOSFET, segundo sua polarização, basicamente em quatro regiões de operação:

• Corte

• Inversão fraca

• Triodo (ôhmica)

• Saturação

Na região de corte, a tensão entre Gate e Source ( gsV ) é negativa ( 0gsV < ). Sob esta condição, as junções Source-Substrato e Dreno-Substrato estão polarizadas reversamente e cercadas por região de depleção. Não há portanto corrente elétrica significativa entre Dreno e Source ( dI ), somente a corrente de saturação do diodo formado pela junção Dreno-Substrato. Considera-se neste caso que

0dI = .


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Fig. 1.2: Transistor MOSFET na região de corte.

Ao passo em que a tensão gsV vai se tornando positiva, elétrons são atraídos para a região próxima do Gate, devido ao campo elétrico induzido no Substrato pelas cargas positivas acumuladas na placa de Gate. Estes elétrons recombinam-se com buracos, formando íons negativos, estendendo a região de depleção, conforme a Fig. 1.3. A corrente dI é muito pequena e é basicamente a corrente de saturação do diodo formado pela junção Dreno-Substrato. Entretanto, como a região de saturação diminui com o aumento de gsV , dI passa a depender também de gsV . Esta região de trabalho é chamada de “inversão

fraca”. Na grande maioria das aplicações, assume-se que 0dI = nesta região. A inversão fraca ocorre para gsV entre zero volts e a tensão de threshold ( TV ).

Fig. 1.3: MOSFET polarizado com gsV ligeiramente positivo.

Com o aumento progressivo de gsV , elétrons gerados termicamente na região de depleção próxima ao Gate ganham energia suficiente para alcançar a banda de condução, e são aprisionados pelo campo elétrico. Neste momento, esta região do Substrato se torna condutora, e com portadores de carga negativa. Forma-se um canal N entre Dreno e Source, conforme mostrado na Fig. 1.4. Esta inversão do canal ocorre para tensões gs TV V≥ , onde TV é a tensão de threshold. Esta região de operação é chamada de triodo ou ôhmica. A equação simplificada que normalmente é usada para prever a corrente de dreno nesta região é ( ) 2 2d ox gs T ds dsI W L C V V V Vµ = − − , onde µ é a mobilidade dos elétrons e

oxC a capacitância por unidade de área na região de Gate. A corrente dI é determinada pela diferença de potencial dsV sobre o canal e a resistividade do mesmo.

Fig. 1.4: MOSFET polarizado na região de triodo.


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O aumento da tensão dsV eleva o campo elétrico existente entre Dreno e Gate, reduzindo o potencial na superfície do substrato, logo abaixo do Gate. Com isto, o canal vai estreitando-se nas proximidades do Dreno, até que é totalmente estrangulado (“pinch off”), conforme a Fig. 1.5. Neste momento, a corrente dI não depende mais de dsV , e diz-se que o MOSFET está saturado. O estrangulamento do canal ocorre quando a tensão entre Gate e Dreno é menor que a de threshold ou seja, gd TV V< . Como gd gs dsV V V= − , pode-se determinar a tensão ds satV V= a partir da qual o MOSFET entra na região de saturação ou seja,

gd T gs ds T ds gs T sat gs TV V V V V V V V V V V< → − < → > − → = − .

O MOSFET passa a atuar como uma fonte de corrente controlada pela tensão gsV . A equação

simplificada que descreve a corrente de Dreno nesta região é ( )22d ox gs TI W L C V Vµ= − .

Fig. 1.5: MOSFET na região de saturação.

• Região de corte: 0gsV ≤

0dI =

• Região de inversão fraca: 0 gs TV V< <

( )

1

0

gs T

s

q V V

n kTd dI I e

−−

= (1.1)

onde

2

0 2s ds

d p dsn kT VWI k V

L q

= −

, para gd TV V≥ (1.2)

e

2

0 2p s

d

k n kTWIL q

=

, para gd TV V< (1.3)

Obs: A constante sn é conhecida como coeficiente de emissão, e é um parâmetro de processo. Como nesta região de operação dI é basicamente a corrente de saturação dos diodos Dreno-Substrato e Source-Substrato, sua intensidade depende da profundidade jX das difusões de Source e Dreno,

conforme apresentado na Fig. 1.6. Portanto, sn tem dependência de jX em sua formulação.

• Região de triodo: gs TV V≥ , gd TV V≥ ou ds satV V≤ , onde sat gs TV V V= −

( )2

2ds

d p gs T dsVWI k V V V

L

= − −

(1.4)

• Região de saturação: gs TV V≥ , gd TV V< ou ds satV V> , onde sat gs TV V V= −


8

( )2

2p

d gs T

kWI V VL

= − (1.5)

Fig. 1.6: Profundidade jX das difusões de Source e Dreno.

1.1.2 Efeito de Corpo Quando uma tensão positiva sbV é aplicada entre o Source e o Substrato, a região de depleção em torno do Source aumenta, conforme a Fig. 1.7, aumentando também a tensão TV necessária para formar o canal. Esta modulação na tensão de threshold, devida a sbV , é conhecida como “efeito de corpo”, e é expressa pela equação 1.6, onde FBV é a tensão de banda plana, FΦ é o potencial de Fermi e γ é uma constante do processo de fabricação.

2 2T FB F F sbV V Vγ= + Φ + Φ + (1.6)

Fig. 1.7: Efeito de corpo.

1.1.3 Modulação de Canal Quando ocorre o “pinch-off” (estrangulamento), a região de depleção invade o canal, diminuindo seu comprimento efetivo, conforme indicado na Fig. 1.8. A diferença de potencial ao longo do canal permanece satV , de forma que a corrente de Dreno passa a depender da resistência do canal resultante

d sat canalI V R= . Pode-se estimar a corrente dI pela equação 1.5 substituindo-se L pelo seu valor efetivo efL L L= − ∆ . Obtém-se então

( )2

2p

d gs T

kWI V VL L

= −− ∆

(1.7)

A tensão sobre a região de depleção é ds satV V V∆ = − e a parcela L∆ podem ser estimadas pela equação 1.8, onde q é a carga do elétron, ε á a constante dielétrica do óxido de silício e AN é a concentração da dopagem do substrato.

( )2ds sat

A

L V VqNε

∆ = − (1.8)

Manipulando a equação 1.7 obtém-se


9

( ) ( )2 2

2 2p p

d gs T gs T

k kW W LI V V V VL L L L L

= − = −− ∆ − ∆

(1.9)

Através da equação 1.8 e considerando L L∆ , o termo ( )L L L− ∆ pode ser aproximado por

( ) ( )2 2

1 2 21 1 11

ds sat ds satA A

L L V V V VLL L L L qN L qNL

ε ε∆= ≅ + = + − = + −

∆− ∆ − (1.10)

Uma aproximação rude para a equação 1.10 , mas muito utilizada para cálculos manuais, é

( )2

21 1ds sat dsA

L V V VL L L qN

ε λ≅ + − ≅ +− ∆

(1.11)

O parâmetro λ é uma constante que pode ser calculada empiricamente por

710

AL Nλ ≅ (1.12)

onde L é medido em mícron e AN é a concentração da dopagem por centímetro cúbico.

Das equações 1.9 e 1.11, a corrente dI é melhor representada por

( ) ( )21

2p

d gs T ds

kWI V V VL

λ= − + (1.13)

Verifica-se uma resistência finita entre Dreno e Source, na região de saturação, ditada pelo parâmetro λ . Deve-se ter em mente que a tensão de threshold TV depende de sbV , conforme previsto pela equação 1.6.

Fig. 1.8: Modulação de canal.

A Tabela 1.1 resume a corrente de Dreno para cada região de trabalho do MOSFET. Na Fig. 1.9 (a) e (b) são mostradas as formas das Curvas DC de um transistor MOSFET de canal N para os casos sem e com modulação de canal respectivamente. Os gráficos da Fig. 1.10 (a) e (b) são simulações das curvas DC para transistores de canal longo ( 50L mµ= ) e curto ( 1L mµ= ) respectivamente. Observe que a corrente de Dreno sofre uma pequena inclinação na região de saturação, representando a resistência finita entre Dreno e Source. Este efeito é muito menor para o transistor de canal longo.


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Tabela 1.1: Características DC do MOSFET de canal N.

REGIÃO DE OPERAÇÃO CONDIÇÃO CORRENTE DE DRENO

CORTE 0gsV ≤ 0dI =

0 gs TV V< < ( )1

0

gs T

s

q V V

n kTd dI I e

−−

=

INVERSÃO FRACA gd TV V≥ 2

0 2s ds

d p dsn kT VWI k V

L q

= −

gd TV V< 2

0 2p s

d

k n kTWIL q

=

TRIODO gs TV V≥ , gd TV V≥ ou

ds satV V≤ , onde

sat gs TV V V= −

( )2

2ds


L

= − −

SATURAÇÃO gs TV V≥ , gd TV V< ou

ds satV V> , onde

sat gs TV V V= −

( ) ( )21

2p

d gs T ds

kWI V V VL

λ= − +

p oxk Cµ=

2 2T FB F F sbV V Vγ= + Φ + Φ +

(a) (b)

Fig. 1.9: Curvas DC do transistor MOFET de canal N: a) Sem o efeito da modulação de canal (resistência de saída infinita); b) com o efeito da modulação de canal (resistência de saída finita).


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V_Vds

0V 1.0V 2.0V 3.0V 4.0V 5.0VID(M1)

0A

0.4mA

0.8mA

1.2mA

(a)

V_Vds

0V 1.0V 2.0V 3.0V 4.0V 5.0VID(M2)

0A

250uA

500uA

(b)

Fig. 1.10: Curvas DC do MOSFET: a) Canal longo, 100W mµ= e 50L mµ= ; b) Canal curto, 2W mµ= e 1L mµ= .


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1.1.4 MOSFET de Canal P

B

D

G

S

Fig. 1.11: Transistor MOSFET de canal P.

1.1.5 Características DC As equações que descrevem o comportamento DC do transistor de canal P são as mesmas empregadas para o de canal N. Neste caso, as tensões TV , gsV , dsV e sbV são negativas, e a corrente dI é positiva mas no sentido Source-Dreno.

• Região de corte: 0gsV ≥

0dI =

• Região de inversão fraca: 0T gsV V< <

( )

1

0

gs T

s

q V V

n kTd dI I e

− −−

= (1.14)

onde

2

0 2s ds

d p dsn kT VWI k V

L q

= − +

, para gd TV V≤ (1.15)

e

2

0 2p s

d

k n kTWIL q

=

, para gd TV V> (1.16)

• Região de triodo: gs TV V≤ , gd TV V≤ ou ds satV V≥ , onde sat gs TV V V= −

( )2

2ds


L

= − −

(1.17)

• Região de saturação: gs TV V≤ , gd TV V> ou ds satV V< , onde sat gs TV V V= −

( )2

2p

d gs T

kWI V VL

= − (1.18)

1.1.6 Efeito de Corpo Os resultados são os mesmos obtidos para o MOSFET de canal N, mas que FΦ e sbV são negativos, é comum representá-los em módulo, conforme a equação 1.19.

2 2T FB F F sbV V Vγ= − Φ − Φ + (1.19)


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1.1.7 Modulação de Canal As fórmulas tem a mesma forma que no caso do MOSFET tipo N, mas lembrando que dsV é negativo, conforme a equação 1.21.

710

AL Nλ ≅ (1.20)

( ) ( )21

2p

d gs T ds

kWI V V VL

λ= − + (1.21)

A Tabela 1.1 resume as equações que modelam o MOSFET de canal P nas várias regiões de operação.

Tabela 1.2: Curvas DC do MOSFET de canal P.

REGIÃO DE OPERAÇÃO CONDIÇÃO CORRENTE DE DRENO

CORTE 0gsV ≤ 0dI =

0 gs TV V< < ( )1

0

gs T

s

q V V

n kTd dI I e

−−

=

INVERSÃO FRACA gd TV V≥ 2

0 2s ds

d p dsn kT VWI k V

L q

= −

gd TV V< 2

0 2p s

d

k n kTWIL q

=

TRIODO gs TV V≥ , gd TV V≥ ou

ds satV V≤ , onde

sat gs TV V V= −

( )2

2ds


L

= − −

SATURAÇÃO gs TV V≥ , gd TV V< ou

ds satV V> , onde

sat gs TV V V= −

( ) ( )21

2p

d gs T ds

kWI V V VL

λ= − −

p oxk Cµ=

2 2T FB F F sbV V Vγ= − Φ − Φ +

1.2 Tecnologia CMOS A tecnologia CMOS consiste basicamente da implementação dos transistores MOSFET tipos N (NMOS) e P (PMOS) em um mesmo substrato de silício. Tomando como exemplo um processo de fabricação tipo N ou seja, os transistores NMOS são implementados diretamente no substrato P, para que seja possível implementar os transistores PMOS, é necessário criar um poço tipo N (substrato), conforme mostrado na Fig. 1.12.

A implementação de transistor sobre poço possui vantagens e desvantagens. Como aspecto positivo, é possível implementar cada PMOS em poços separados, de forma que o terminal de Source seja conectado ao poço (substrato), conforme a Fig. 1.13 (a), e desta forma evita-se o efeito de corpo. Se o mesmo procedimento for aplicado aos transistores NMOS, obrigará todos os terminais de Source serem comuns. Como aspecto negativo, pode-se citar a elevada capacitância entre poço e substrato, para o PMOS.


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Fig. 1.12: Processo CMOS com poço N.

(a) (b)

Fig. 1.13: Transistores MOS com terminas de Source e Dreno conectados: a) PMOS; b) NMOS.

1.3 Capacitâncias dos transistores MOSFET Na Fig. 1.14 estão representadas as capacitâncias dos transistores MOS para um processo tipo N. Os capacitores parasitas são basicamente os mesmos para o NMOS e o PMOS, sendo que para o último existe o capacitor de poço para substrato wbC .

Os capacitores parasitas são muito dependentes da polarização, e conseqüentemente da região de operação. Como exemplo, considere o transistor NMOS. Na região de corte gs TV V< , as cargas negativas acumuladas no Gate atraem buracos para a região do canal, reforçando sua condutividade. Identifica-se uma capacitância entre Gate e substrato gbC que depende da área efetiva do Gate e de sua

sobreposição sobre o substrato ovX , conforme mostrado na Fig. 1.15 (a). Verificam-se também as capacitâncias entre Gate e Source gsC e Gate e Dreno gdC , devidas às sobreposições das difusões n+ ( L∆ ), conforme a Fig. 1.15 (b). As junções Source-Substrato e Dreno-Substrato formam diodos polarizados reversamente e portanto identificam-se duas capacitâncias de depleção dbC e sbC .

Durante a inversão fraca 0 gs TV V< < , devido à região de depleção no canal, a capacitância gbC reduz muito seu valor, sendo dependente basicamente da sobreposição do Gate com o substrato. Os capacitores gsC , gdC , dbC e sbC não sofrem alterações apreciáveis.

Na região de triodo, forma-se um capacitor gcC entre Gate e canal que se divide igualmente entre o Source e Dreno 2gs gd gcC C C= = . Os demais capacitores não se alteram.

Ao entrar na saturação, a região de depleção formada ao redor do Dreno, devido ao estrangulamento do canal, reduz drasticamente a capacitância gdC , que passa a depender da sobreposição entre Gate e Dreno. O canal passa a ser uma extensão somente do Source e portanto, gsC aumenta. Os demais capacitores não alteram seus valores.

A Tabela 1.3 resume as equações que descrevem as capacitâncias parasitas, enquanto a Fig. 1.16 mostra o gráfico da variação dos capacitores com a polarização. Note que embora as capacitâncias de


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junção sbC e dbC tenham sido consideradas constantes, elas variam com as dimensões do Source e do Dreno, como também da tensão reversa aplicada às junções Source-Substrato e Dreno-Substrato.

Por analogia estende-se esta análise aos transistores PMOS, sendo que este último possui uma capacitância de junção Poço-Substrato wbC .

Fig. 1.14: Capacitâncias dos transistores MOSFET.

(a) (b)

Fig. 1.15: Capacitâncias de sobreposição do Gate: a) Sobre Dreno e Source; b) Sobre o substrato.


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Tabela 1.3: Equações dos capacitores parasitas.

CORTE INVERSÃO FRACA TRIODO SATURAÇÃO

gdC gdoC W gdoC W 12 gdo ef ox gdoC WL C C W+ gdoC W

dbC djC djC djC djC

gbC ox ef gboC WL C L+ gboC L gboC L gboC L

gsC gsoC W gsoC W 12 gso ef ox gsoC WL C C W+ 2

3 gso ef ox gsoC WL C C W+

sbC sjC sjC sjC sjC

gboC é a capacitância de sobreposição Gate-Substrato por comprimento de canal.

gdoC é a capacitância de sobreposição Gate-Dreno por largura de canal.

gsoC é a capacitância de sobreposição Gate-Source por largura de canal.

sjC e djC são as capacitâncias das junções Source-Substrato e Dreno-Substrato.

oxC é a capacitância por unidade de área do Gate.

Fig. 1.16: Gráfico de variação dos capacitores parasitas no NMOS em função da polarização.

1.4 Análise de Pequenos Sinais (AC) A análise de pequenos sinais é uma ferramenta muito útil no projeto de circuitos integrados (CI) analógicos, principalmente no estudo do comportamento em altas freqüências, na análise de estabilidade e ruído. Os transistores NMOS e PMOS possuem o mesmo modelo AC e portanto, será estudado somente o transistor NMOS, e na configuração Source comum.

Considere o circuito da Fig. 1.17. Na região de saturação tem-se

( ) ( )21

2p

d gs T ds

kWI V V VL

λ= − + (1.22)

e

2 2T FB F F sbV V Vγ= + Φ + Φ +

Conforme pode ser visto, bs sbV V= − e portanto,


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2 2T FB F F bsV V Vγ= + Φ + Φ − (1.23)

Pode-se calcular a variação de pequenos sinais da corrente de Dreno di por

d d dd gs ds bs

gs ds bs

I I Ii v v vV V V∂ ∂ ∂

= + +∂ ∂ ∂

ou de forma equivalente

d gs ds ds b bsi gmv G v gm v= + +

onde d

gs

IgmV∂

=∂

, dds

ds

IGV∂

=∂

e db

bs

IgmV∂

=∂

.

D

Id

VbsS

GVds

Vgs

Fig. 1.17: Configuração Source comum.

• Cálculo de gm

( )( )1dp gs T ds

gs

I Wgm k V V VV L

λ∂

= = − +∂

(1.24)

De forma equivalente, tem-se

( )

2 d

gs T

IgmV V

=−

(1.25)

ou

( )2 1d p dsI k W V

gmL

λ+= (1.26)

• Cálculo de dsG

( )2

2pd

ds gs Tds

kI WG V VV L

λ∂

= = −∂

(1.27)

pode-se considerar com boa aproximação que

ds dG Iλ= (1.28)

• Cálculo do bgm

Pela regra da cadeia, tem-se que

d d Tb

bs T bs

I I VgmV V V∂ ∂ ∂

= =∂ ∂ ∂

Usando as equações 1.22 e 1.23 tem-se


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( )( )

( )1 1

2 22 2 2gs T dsp d

bgs TF bs F bs F bs

V V Vk IWgm gmL V VV V V

λ γ γγ

− += = =

−Φ − Φ − Φ − (1.29)

ou de forma mais sintética

bgm gmη= (1.30)

onde

12 2 F bsV

γη =

Φ − (1.31)

A análise para os transistores PMOS é idêntica, bastando empregar as equações da Tabela 1.2. A Tabela 1.4 resume os parâmetros de pequenos sinais.

Tabela 1.4: Parâmetros de pequenos sinais dos transistores NMOS e PMOS.

NMOS PMOS

gm

( )2 d

gs T

IV V−

ou ( )2 1d p dsI k W VL

λ+ 2 d

gs T

IV V−

ou ( )2 1d p dsI k W VL

λ−

dsG dIλ dIλ

bgm gmη gmη

η 12 2 F bsV

γΦ −

12 2 F bsV

γ

Φ +

1.4.1 Modelo Para Altas Freqüências De posse dos parâmetros de pequenos sinais e das capacitâncias parasitas, obtém-se o modelo da Fig. 1.18 para altas freqüências.

gmVgs

Cgb Csb

D

Cdb

Id

S

Cgd

B

gmbVbsCgs

S

Gds

G

Fig. 1.18: Modelo de altas freqüências.

Ex: O circuito abaixo é um amplificador Source comum cuja carga é uma fonte de corrente ideal. Nesta situação, o amplificador apresenta o maior ganho possível. Analise o circuito com respeito ao ganho DC e AC.


19

Vgs

vo

Idvin

Substituindo o circuito pelo modelo de pequenos sinais tem-se

iinCgd

vin

Cgb

vo

gm vinCdb GdsCgs

Aplicando-se a lei dos nós ao circuito tem-se

( ) 0o in gd in o db o dsv v sC gmv v sC v G− + + + =

cuja solução para o inv v é

( )

1

1

gd

o

in ds gd db

ds

Cs

v gm gmv G C C

sG

−=

−+

O ganho em baixas freqüências é dado por

( )

( )

2

2d

gs To

in ds d gs T

IV Vv gm

v G I V Vλ λ

−= − = − = −

−

Usando a aproximação ( )710 AL Nλ ≅ , obtém-se

( )7

210

Ao

in gs T

N Lvv V V

= −−

(1.32)

A freqüência de corte é dada por

dsc

gd db

GC C

ω =+

Assumindo a constante jC como sendo a capacitância da difusão de Dreno por largura de canal, de tal forma que db jC WC= , e utilizando as equações da Tabela 1.3, tem-se para a freqüência de corte

( )

( )( )

( )( )

2 27

2

10p gs T p gs Tdc

gdo j gdo j A gdo j

k V V k V VIW C C L C C N L C C

λλω

− −= = =

+ + + (1.33)

Verifica-se que para a mesma polarização ( )gs TV V− , o ganho DC não depende (em primeira

análise) da largura do canal W , mas sim do comprimento L . A freqüência de corte é extremamente


20

dependente do L e como regra, para aumentá-la (tornar o amplificador mais rápido) deve-se reduzir o L e aumentar a tensão ( )gs TV V− .

Outro parâmetro importante é a freqüência de transição Tω , onde o ganho de corrente é unitário 1d ini i = , e considera-se que o transistor não atua mais como elemento ativo. A corrente di é

calculada com base no circuito abaixo

id

Gdsgm vin

Cgd

Cgs Cgb

vin

Cdbiin

Aplicando as equações de nós ao circuito, tem-se o sistema

( )in gs gb gd in

d in gd in

i s C C C v

i gmv sC v

= + +

= −

cuja solução para d ini i é

( )

1gd

d

in gs gb gd

Cs

i gm gmi sC C C

−= −

+ +

Fazendo a substituição s jω= e forçando a condição 1d ini i = , obtém-se para Tω

( )2 2

Tgs

gs gb gd gd

gm gmCC C C C

ω = ≅+ + −

Empregando a equação 1.24 e a Tabela 1.3, obtém-se

( )( )

2

3 12

p gs T dsT

ox

k V V VL C

λω

− +=

onde também se verifica uma forte dependência com o comprimento de canal L .

1.5 Layout dos Transistores A forma trivial de desenhar o transistor é como na Fig. 1.19. Entretanto, para transistores muito largos, não é um bom procedimento de projeto, pois normalmente ocorrem variações no processo de fabricação como gradiente de processo e imperfeições nas máscaras. Outro problema comum é o gradiente de temperatura, que ocorre quando o CI possui uma fonte localizada de calor (um estágio de potência por exemplo) provocando uma variação de temperatura ao longo da pastilha. Isto pode promover variações nos parâmetros elétricos do transistor ao longo de suas dimensões. Deve-se tentar usar a forma mais próxima possível do quadrado.


21

Fig. 1.19: Layout para o transistor NMOS.

Em um array de dispositivos, uma regra prática diz que, quando se deseja um bom casamento, deve-se evitar distâncias maiores que 50 mµ entre os dispositivos casados.

No caso de transistores, pode-se construí-los pela associação de N transistores menores em paralelo (interdigitados), com larguras W N conforme a Fig. 1.20. O layout é mostrado na Fig. 1.21. onde se verifica que o transistor é mais compacto, ocupando uma área mais uniforme. Outro fator importante é a diminuição das áreas efetivas de Dreno e Source, que leva a uma redução das capacitâncias dbC e

sbC , melhorando a resposta em freqüência. Neste exemplo, considerando dA e sA as áreas de Dreno e Source do transistor sem interdigitação, as novas áreas após a interdigitação serão ' 3 4d dA A′ = e

' 2s sA A′ = .

W = 4uL = 1u

W = 1uL = 1u

D

W = 1uL = 1u

D

B

S

W = 1uL = 1uG

D

S

G

S

S

SS

W = 1uL = 1u

D

D D

B

Fig. 1.20: Transistor interdigitado.

Fig. 1.21: Layout do transistor interdigitado.

1.5.1 Layout Para transistores PMOS com Poço N Os transistores PMOS são construídos da mesma forma que os NMOS, mas deve-se considerar o poço N, conforme a Fig. 1.22. Neste caso, pode-se ter o poço suspenso, conectado ao Source (evitando o efeito de corpo), ou conectado ao ddV . No primeiro caso, arca-se com o ônus de uma capacitância parasita Source-Substrato muito grande. É altamente recomendável que o poço seja circundado por um


22

anel de guarda polarizado, de forma a evitar o latchup1. Os transistores PMOS com poço N também devem ser interdigitados, sempre que possível.

Fig. 1.22: Layout para o transistor PMOS com poço N.

2. Resistores Os resistores integrados são implementados usando-se a resistência de superfície de algum material (METAL, POLY ou DIFUSÃO).

Dado um material com forma quadrada, sua resistência é sempre a mesma, independente da área, e definida pela constante R . A Fig. 2.1 elucida esta propriedade. Portanto, um resistor R retangular, com dimensões L e W possui resistência

LR RW

= (2.1)

Fig. 2.1: Resistência por quadrado de um material.

2.1 Formas de Implementação dos Resistores As estruturas apresentadas a seguir consideram substrato tipo P e poço N, embora as formas se aplicam também ao oposto.

1 Curto-circuito da fonte de alimentação, devido ao disparo de transistores parasitas no substrato.


23

2.1.1 Resistor de Difusão N O resistor é implementado por uma região de difusão n+ com dimensões L e W , e o valor calculado pela equação 2.1. Neste caso, as resistências obtidas são baixas, devido à alta condutividade da difusão n+. Este tipo de resistor é muito suscetível a ruídos do substrato, e seu valor é dependente da polarização (não linear).

Fig. 2.2: Resistor de difusão n+.

2.1.2 Resistor de Difusão p+ Sobre Poço N Polarizado Este tipo de resistor é essencialmente o mesmo que o anterior, mas conta com uma blindagem extra, que é o poço N.

Fig. 2.3: Resistor de difusão p+ sobre poço N polarizado.

2.1.3 Resistor de Poço N Este tipo de resistor é utilizado quando se deseja altas resistências ( kΩ ), devido à baixa condutividade do poço. Entretanto, é muito suscetível a ruídos transmitidos por acoplamento entre poço e substrato. O mesmo princípio se aplica ao processo com poço P.

Fig. 2.4: Resistor sobre de N.

2.1.4 Resistor de Poço Estrangulado (“Pinched Well”) Este resistor possui uma difusão p+ em cima do poço, que o torna estrangulado, forçando a corrente a passar por dentro do poço. Como a parte condutiva possui altura menor, este resistor apresenta resistência maior que o anterior. Obtém-se também uma substancial redução do ruído flicker (1 f ), essencialmente gerado na superfície do substrato. Esta configuração também sofre com ruídos transmitidos por acoplamento de poço com substrato.


24

Fig. 2.5: Resistor de poço estrangulado.

2.1.5 Resistor de Polysilício Sobre Substrato Esta implementação utiliza-se da resistência de superfície do polysilício (POLY). Como a camada de POLY está afastada do substrato, o ruído por acoplamento é menor. As resistências obtidas para R são da ordem das dezenas de ohms. Estes resistores são bastante lineares e muito pouco de pendentes da tensão de polarização.

Fig. 2.6: Resistor de POLY sobre substrato.

2.1.6 Resistor de Polysilício Sobre Poço Polarizado Esta implementação é basicamente a mesma que a anterior, mas o resistor encontra-se sobre poço polarizado, que funciona como blindagem. Esta é a forma preferida para implementação de resistores.

Fig. 2.7: Resistor de POLY sobre poço polarizado.

2.1.7 Resistor de POLY2 Sobre Difusão p+ e Poço N Esta forma é um aprimoramento do anterior, pois utiliza uma difusão p+ sob a placa resistiva, oferecendo uma blindagem extra. Neste caso é utilizada a camada de POLY2, por estar mais afastada da difusão p+, o que ajuda a reduzir a capacitância parasita.


25

Fig. 2.8: Resistor de POLY2 sobre difusão p+ e poço N.

Pode-se obter uma blindagem superior, depositando uma camada de METAL2, conectada ao terra do circuito, sobre a placa de POLY2. Desta forma, o resistor fica encapsulado.

Fig. 2.9: Resistor de POLY2 sobre difusão p+ e poço N, com blindagem de METAL2 no topo.

2.2 Erros na Construção dos Resistores As variações do resistor em torno de seu valor nominal se devem basicamente aos erros associados à geometria e às alterações das constantes físicas que determinam a resistividade do material.

Os principais erros de geometria são:

• Undercut - Corrosão lateral por baixo da máscara, que modifica as dimensões W e L .

Fig. 2.10: Undercut.

• Boundary Mismatch - A corrosão não se faz igual, devido às distâncias diferentes entre as máscaras.

Fig. 2.11: Boundary mismatch.

• Difusão Lateral - A difusão estende-se por baixo do óxido de silício, aumentando a superfície do resistor. Este erro afeta essencialmente os resistores n+, p+, N-Well e P-Well.


26

Fig. 2.12: Difusão lateral.

Os erros associados às alterações de resistividade mais comuns são:

• Defeitos na Rede Cristalina.

• Stress - O stress na superfície do chip, causado pelo encapsulamento, altera o valor da resistividade.

• Temperatura - A resistividade depende da temperatura, e mais grave ainda, do gradiente térmico. Este último provoca erros nas relações de resistores.

2.3 Layout Para Resistores A Fig. 2.13 apresenta um layout muito usado para a implementação de resistores de POLY sobre poço polarizado, conforme esquematizado na Fig. 2.7. Chama-se atenção para a estrutura dummy de POLY, usada para manter o equilíbrio geométrico (simetria) do resistor. Deve-se observar também o anel de polarização do substrato P ao redor do poço, que atua como uma blindagem extra.

Fig. 2.13: Layout para resistores de POLY sobre poço polarizado.

Quando se tem razões de resistores, deve-se optar pela configuração interdigitada e em centróide comum, sempre que possível. A configuração em centróide comum será abordada em detalhes na seção referente ao projeto de capacitores. Desta forma, minimiza-se o erro relativo provocado pelo gradiente de processo. Este tema será melhor abordado na seção relativa aos capacitores. A Fig. 2.14 apresenta uma configuração para dois resistores.


27

Fig. 2.14: Array de dois resistores.


28

3. Capacitores Os capacitores integrados são os elementos de maior precisão relativa disponíveis. Os capacitores são formados por placas paralelas, cujo espaçamento é bem controlado, e os valores dados por:

ox pC C WL C P= + (3.1)

onde

oxox

Ctε

= é a capacitância por unidade de área.

P é o perímetro.

pC é a capacitância por unidade de comprimento.

Fig. 3.1: capacitor de placas paralelas.

3.1 Tipos de Capacitores

3.1.1 Capacitor de POLY Sobre Difusão Este capacitor é simplesmente uma placa de POLY1, com dimensões definidas, sobre difusão n+ ou p+. Esta estrutura é muito sensível ao ruído no substrato, e apresenta capacitância não linear, dependente da tensão de polarização.

Fig. 3.2: Capacitor de POLY sobre difusão.

3.1.2 Capacitor de POLY2 sobre POLY1 sobre Poço Polarizado Esta é a forma preferida para implementar os capacitores, pois a capacitância é linear, e o poço polarizado atua como blindagem. No esquema da Fig. 3.3, o poço é polarizado em ddV .


29

Fig. 3.3: Capacitor de POLY2 sobre POLY1 sobre poço polarizado.

3.2 Modelo dos Capacitores Todo capacitor apresentará uma capacitância entre placas (C ), outra entre a placa inferior e substrato ( pbC ) e outra entre a placa superior e o substrato ( ptC ), conforme a Fig. 3.4. ptC normalmente pode ser negligenciada, pois é muito menor que C . No caso dos capacitores de POLY sobre difusão pbC é não linear, mas é pequeno quando comparado a C . Para os capacitores de PLOY1 sobre POLY2 pbC está sobre óxido grosso, e seu valor é pequeno quando comparado a C .

TopBotton

Cpb

C

Cpt

Substrato Fig. 3.4: Modelo dos capacitores.

3.2.1 Precisão dos Capacitores Conforme mostrado anteriormente, o valor da capacitância é dado por ox pC C WL C P= + . Para o cálculo da precisão serão feitas as considerações: a parcela da capacitância correspondente ao perímetro será desprezada por ser consideravelmente menor que a parcela da área; os erros associados a oxC , W e L são estatisticamente independentes; os desvios padrões são muito menores que os valores médios ou seja, 2 1

oxC oxCσ , 2 1W Wσ e 2 1L Lσ . Desta forma, tem-se oxC C WL= e o valor médio

oxC C WL= (3.2)

Calculando a variação de C em torno de seu valor médio tem-se

oxox

C W LC C W LC W L∂ ∂ ∂

∆ = ∆ + ∆ + ∆∂ ∂ ∂

(3.3)

ou

ox ox oxC WL C C L W C W L∆ = ∆ + ∆ + ∆ (3.4)

A variação relativa é dada por


30

ox

ox

CC W LC C W L

∆∆ ∆ ∆= + + (3.5)

Calculando o valor esperado de ( )2C C∆ tem-se

22

ox

ox

CC W LE EC C W L

∆∆ ∆ ∆ = + +

(3.6)

que para variáveis estatisticamente independentes, é equivalente a

22 2 2

ox

ox

CC W LE E E EC C W L

∆∆ ∆ ∆ = + +

(3.7)

Sendo oxC∆ , W∆ e L∆ variações em torno dos valores médios, obtém-se finalmente

22 2 2

2 2 2 2oxCC W L

oxC C W Lσσ σ σ

= + + (3.8)

Os erros em oxC são em geral causados por impurezas e danos associados ao óxido, stress e temperatura, enquanto W∆ e L∆ são devidos ao undercut.

Um cuidado especial deve ser tomado ao projetar capacitores onde a razão entre eles é importante. Devido ao undercut, a área efetiva se torna menor, conforme a Fig. 3.5.

Fig. 3.5: Erros nas dimensões devido ao undercut.

Considerando um erro tendencioso para W e L ou seja, W L x∆ = ∆ = ∆ tem-se que

( )( ) ( ) 2A W L W x L x WL x W L x′ ′ ′= = − ∆ − ∆ = − ∆ + + ∆ (3.9)

Como 2x∆ é um erro de segunda ordem, pode ser desprezado. A área resultante é finalmente

( )2P xA WL x W L A ∆′ = − ∆ + = − (3.10)

ou

12

P xA AA∆ ′ = −

(3.11)

Quando se deseja estabelecer uma razão precisa entre capacitores, 1 2 1 2C C A A= , mesmo sob o efeito do undercut, 1 2 1 2C C A A′ ′ ′ ′= , deve-se tomar o cuidado de fazer a razão perímetro-área ( P A ) constante nos dois capacitores. A melhor forma de realização é implementar os capacitores pela


31

associação de capacitâncias menores (ditas unitárias). Desta forma, mantém-se a razão entre as áreas, e também entre os perímetros, conservando as relações entre as capacitâncias de área e perímetro constantes. Entretanto, este procedimento não permite realizar qualquer relação de capacitores, pois está restrita a frações de números inteiros. Mas mesmo assim, deve-se usar o maior número possível de elementos iguais.

Ex: Dois capacitores de POLY1 sobre POLY2 são construídos com as dimensões 10 10 mµ× e 20 20 mµ× respectivamente. O undercut é de 0.2 mµ com 0.04W L mσ σ µ= = . A capacitância por unidade de área é 21.68oxC fF mµ= . Calcule as capacitâncias efetivas e os erros.

1º) As áreas nominais são:

2 2

12 2

2

10 10 100

20 20 400

A m m

A m m

µ µ

µ µ

= × =

= × =

As áreas efetivas são:

( ) ( )( ) ( )

2 21

2 22

10 0.2 0.2 10 0.2 0.2 92.16

20 0.2 0.2 20 0.2 0.2 384.16

A m m

A m m

µ µ

µ µ

′ = − − × − − =

′ = − − × − − =

Os capacitores efetivos e nominais são:

1 1

2 2

154.8 168 8%645.4 672 4%

C fF C fF erroC fF C fF erro′ = = = −′ = = = −

2º) Tolerância:

1 1 1

2 2 22

2 2 2 2 21 1 1 1 1

1 1C w LxC W L W L

σ σ σσ′

= + = + ′ ′ ′ ′ ′

1 22 2

1 1 1

1 1 0.59%CxC W L

σσ′

= + = ′ ′ ′

2 22 2

2 2 2

1 1 0.29%CxC W L

σσ′

= + = ′ ′ ′

3.2.2 Erro nas Razões de Capacitores Conforme estudado no exemplo anterior, o erro de undercut possui uma componente tendenciosa e outra completamente aleatória. Numa razão de capacitores, o erro tendencioso pode ser compensado mantendo a razão entre perímetro e área constante entre os capacitores, conforme a equação 3.11. Para o cálculo da precisão na razão de dois capacitores 1 2R C C= , serão feitas as considerações: os erros associados a 1C e 2C são estatisticamente independentes; os desvios padrões são muito menores que os valores médios ou seja,

1

21 1C Cσ e

2

22 1C Cσ . Desta forma, é razoável aproximar a função

21 C pelos dois primeiros termos da série de Taylor em torno do valor médio de 2C , obtendo-se

2 22

2 2 2

1 1 C CC C C

−= − (3.12)

Obtém-se então para a razão

1 2 21 2

2 2 2

1C C CR CC C C

−= ≅ −

(3.13)


32

cujo valor esperado (médio) é

2 2 11 2

2 2 2

1 C C CR E CC C C

−= − =

(3.14)

O erro em torno de R pode ser estimado por

1 11 2 22

1 2 2 2

C CR RR C C CC C C C

∆∂ ∂∆ = ∆ + ∆ = − ∆

∂ ∂ (3.15)

e a tolerância calculada como

1 2

1 2

C CRR C C

∆ ∆∆= − (3.16)

Elevando a equação 3.16 ao quadrado e calculando o valor esperado obtém-se

1 2

2 22

2 2 21 2

C CR

R C Cσ σσ

= + (3.17)

cuja tolerância é

1 2

2 2

2 21 2

C CR

R C Cσ σσ

= + (3.18)

Quando os capacitores 1C e 2C são implementados pela associação de capacitâncias unitárias

ox ef efC C W L= ou seja, 1C MC= e 2C NC= , e considerando oxC idêntico para 1C e 2C , tem-se pela equação 3.4 que

11

M

ox ef i ox ef ii

C C L W C W L=

∆ = ∆ + ∆∑ (3.19)

e

21

N

ox ef i ox ef ii

C C L W C W L=

∆ = ∆ + ∆∑ (3.20)

Assumindo que os erros iW∆ e iL∆ são estatisticamente independentes, e que i iW L xσ σ σ= = ,

elevando as equações 3.19 e 3.20 ao quadrado e calculando o valor esperado tem-se

( )1

2 2 2 2 2C ox ef ef xMC W Lσ σ= + (3.21)

e

( )2

2 2 2 2 2C ox ef ef xNC W Lσ σ= + (3.22)

Como 1 ox ef efC MC MC W L= = e 2 ox ef efC NC NC W L= = , pode-se calcular as tolerâncias de 1C e 2C por

( ) ( )

1

2 2 2 2 2 222

2 2 2 2 2 2 21

ox ef ef x ef efCx

ox ef ef ef ef

MC W L W LC M C W L MW L

σσσ

+ += = (3.23)

e

( ) ( )

2

2 2 2 2 2 222

2 2 2 2 2 2 22

ox ef ef x ef efCx

ox ef ef ef ef

NC W L W LC N C W L NW L

σσσ

+ += = (3.24)

Utilizando as equações 3.18, 3.23 e 3.24 obtém-se finalmente para a tolerância da razão entre dois capacitores


33

2 2

1 1ef efRx

ef ef

W L

R W L M Nσ

σ+

= + (3.25)

É interessante observar que a tolerância tende para zero quando M e N tendem para infinito ou seja, quanto maior o número de capacitores unitários mais precisa é a razão.

3.3 Layout dos Capacitores POLY1 Sobre POLY2 Neste tipo de capacitor, a placa de POLY1 deve ser maior que a de POLY2, de forma que a área seja definida pela placa de POLY2. A melhor forma de implementação e colocar o contato no centro da placa de POLY2, conforme a Fig. 3.6. Para evitar o acúmulo de cargas nas quinas do capacitor, devido ao efeito de pontas, a placa de POLY2 deve possuir arestas em 135º.

Alguns processos exigem que, ao se colocar o contato no centro da placa de POLY2, a placa de POLY1 deve ter um buraco exatamente abaixo do contato, conforme a Fig. 3.7. Desta forma, a área do buraco deve ser subtraída do total, durante o cálculo da capacitância.

Fig. 3.6: Capacitor de POLY2 sobre POLY1 com contato no centro.

Fig. 3.7: Capacitor de POLY2 sobre POLY1 com contato no centro e buraco na placa de POLY1.

Outro procedimento muito empregado é colocar o contato fora da região de sobreposição das placas. Isto é feito esticando-se uma tira de POLY2 para fora, conforme mostrado na Fig. 3.8. Um problema comum à esta implementação é o erro na capacitância provocado pelo desalinhamento das máscaras. Observa-se que a área correspondente à extensão x , da tira de POLY2 que se sobrepõe à placa de POLY1, deve ser considerada no cálculo do capacitor. Caso haja um deslocamento horizontal


34

da placa de POLY2, x pode aumentar ou diminuir, mudando o valor efetivo da área. Para resolver este problema, mais três tiras são colocadas nos sentidos horizontais e verticais, no formato de cata-vento. Desta forma, deslocamentos horizontais e verticais na placa de POLY2 implicam em aumentos e reduções equivalentes nas áreas sobrepostas pelas tiras, mantendo a área efetiva constante, e conseqüentemente a capacitância.

Fig. 3.8: Capacitor de POLY2 sobre POLY1 com contato externo.

3.4 Distribuição Física dos Capacitores Além dos erros provocados pela geometria, temos aqueles gerados por gradiente de processo e temperatura, que alteram tendenciosamente as constantes físicas que determinam a capacitância. Desta forma, quando se tem uma associação de capacitores unitários, estes podem ter valores diferentes dependendo do posicionamento. Na implementação de uma razão de capacitores, estes erros podem ser significativos. Uma forma de minimizar este efeito consiste em dispor os capacitores unitários interdigitados e na configuração de centróide comum (mesmo cetro de massa). Nem sempre é possível este procedimento, mas deve-se tentar chegar o mais próximo do ideal. O exemplo a seguir ilustra este procedimento.

EX: Calcular o erro na razão de capacitores 1 2C C ( 1 2C C= ), das configurações abaixo. O gradiente de processo na direção x é de 200 ppm mµ .

a) 1C e 2C são formados por dois capacitores unitários C . Entretanto, devido ao gradiente de processo, tem-se dois conjuntos de capacitores unitários C e C′ .

A razão ideal é 1 2 1C C = , entretanto obtém-se 1 2 0.98C C = com erro de 1.9% em relação ao ideal.

b) Configuração em centróide comum.

( )1

2

1

2

22 2 0.02 2.04

0.98 1.9%

C CC C C C CC erroC

=

′= = + =

= → =


35

Conclui-se que para um gradiente linear, o erro é zero quando se usa o centróide comum. Entretanto, o gradiente de processo é em geral não linear. Desta forma, a interdigitação ajuda, pois garante uma distância minimizada entre as componentes de 1C e 2C em grandes arrays.

3.5 Montagem do Capacitor A montagem do capacitor é feita sobre um poço polarizado com anel de guarda e capacitores dummy, para equilibrar geometricamente a estrutura, garantindo um undercut uniforme e uma distribuição de linhas de campo elétrico idênticas nas componentes unitárias. A Fig. 3.9 ilustra este procedimento.

A

C1=C

BC

C2=C

Fig. 3.9: Array de capacitores.

Cada capacitor dummy deve ser metade de um real, pois considera-se que cada capacitor enxerga metade do outro, conforme a Fig. 3.10.

Quando for indispensável a implementação de razão de números não inteiros, pode-se desenhar um ou mais capacitores de tamanhos diferentes dos unitários, mas completando-se os espaços vazios com dummys, e mantendo-se as razões entre áreas e perímetros idênticas para todos os capacitores, conforme mostrado na Fig. 3.11. Este procedimento não é muito preciso.

1

2

1

2

1 0

C C CC C CC C C erroC C C

′= +′= +′+

= = → =′+


36

Fig. 3.10: Layout do capacitor dummy.

Fig. 3.11: Razão não inteira de capacitores.


37

4. Chaves Analógicas As chaves analógicas são os dispositivos integrados mais simples que existem, mas de grande importância. Seu papel nos circuitos a capacitores chaveados é de fundamental importância, pois são elas permitem a dinâmica do sinal.

4.1 Chave Simples Tipo N A grande aplicação das chaves analógicas encontra-se nos circuitos a capacitores chaveados. Como exemplo, considere o Sample-Hold da Fig. 4.1. A tensão gV controla o fechamento e a abertura da chave. Sendo o transistor NMOS, a chave abre com g T oV V V< + e fecha com g T oV V V≥ + . Normalmente utiliza-se 0gV = como sinal de controle para a abertura da chave, e g ddV V= para o fechamento.

CVin

Vo

Vg

Fig. 4.1: Circuito básico de um Sample-Hold com um transistor NMOS.

Em primeiro lugar, deve-se considerar a região de trabalho do transistor. Se a chave permanecer fechada por tempo suficiente, a tensão oV no capacitor será igual a inV . Para que isto seja verdade, em

o inV V= o transistor deve estar em condução ou seja,

g o TV V V− ≥

dd in TV V V− ≥

in dd TV V V≤ − (4.1)

Entretanto, esta é também a condição para o transistor estar na região de triodo.

gd TV V≥

g d TV V V− ≥

dd in TV V V− ≥

in dd TV V V≤ −

Na região de triodo, a equação da corrente de Dreno no transistor NMOS é

( )2

2ds


L

= − −

e

( )dp gs T ds

ds

I W k V V VV L∂ = − − ∂

(4.2)

Com 0dsV = tem-se para a resistência da chave fechada


38

( )

1on

p gs T

R W k V VL

=−

(4.3)

Como gs dd inV V V= − tem-se finalmente

( )

1on

p dd T in

R W k V V VL

=− −

(4.4)

As dimensões W e L ajustam a resistência ON da chave, que deve ser determinada em função do tempo de carregamento do capacitor. O gráfico de onR pode ser visto na Fig. 4.2

Fig. 4.2: Gráfico da resistência onR da chave NMOS em função de inV .

A resistência é mínima em 0inV = e infinita em in dd TV V V= − . Esta variação de resistência é em geral um grave inconveniente. A chave simples não permite a operação em “rail-to-rail”.

4.2 Chave Simples Tipo P A chave tipo P tem o funcionamento essencialmente igual à N. Neste caso, utiliza-se g ddV V= como sinal de controle para a abertura da chave, e 0gV = para o fechamento. Considerando o Sample-Hold da Fig. 4.3, verifica-se que a chave P também opera região de triodo, e sua faixa de atuação é

T in ddV V V≤ ≤ (4.5)

VddC

D

Vin

VoS

G

Vg

Fig. 4.3: Circuito básico de um Sample-Hold com um transistor NMOS.

A resistência é calculada da mesma forma que a chave N, mas aplicando-se o sinal negativo à equação 4.2, devido ao sentido inverso da corrente de Dreno.

( )1 dp gs T ds

on ds

I W k V V VR V L

∂ = − = − − − ∂ (4.6)


39

Portanto, com 0dsV = tem-se

( )

1on

p T gs

R W k V VL

=−

(4.7)

Sendo gs inV V= − tem-se finalmente

( )

1on

p in T

R W k V VL

=−

(4.8)

O gráfico de onR encontra-se na Fig. 4.4.

Verifica-se que seu funcionamento é oposto ao da chave N. Pela associação em paralelo dos dois tipos de chaves, pode-se obter o funcionamento “rail-to-rail”.

Fig. 4.4: Gráfico da resistência onR da chave PMOS em função de inV .

4.3 Chave Complementar Com o objetivo de melhorar a resistência da chave, e permitir a operação em “rail-to-rail”, utiliza-se a chave complementar, que são simplesmente duas chaves N e P em paralelo, conforme a Fig. 4.5. Os sinais de controle são: gN ddV V= e 0gPV = para o fechamento; 0gNV = e gP ddV V= para a abertura.

CVin

Vgp

Vgn

Mp

VoVdd

Mn

Fig. 4.5: chave complementar.

Dependendo da tensão inV , as chaves conduzem exclusivamente e simultaneamente. Os intervalos de condução e as resistências estão na Tabela 4.1.


40

Tabela 4.1: Intervalos de condução e resistência da chave complementar.

inV Chave N Chave P 1on onG R=

0Pin TV V≤ ≤ ON OFF ( )N

Non pN dd T in

N

WG k V V VL

= − −

P NT in dd TV V V V≤ ≤ −

ON ON ( ) ( )P N

NPon pP in T pN dd T in

P N

WWG k V V k V V VL L

= − + − −

Nin dd TV V V≥ − OFF ON ( )N

Non pN dd T in

N

WG k V V VL

= − −

Tentando-se estabelecer uma certa simetria no funcionamento da chave complementar, pode-se forçar a resistência onR ser constante quando as duas chaves estão em condução. Para isto, basta igualar a derivada de onG a zero ou seja,

0P N

on NPp p

in P N

G WW k kV L L

∂= − =

∂ (4.9)

Esta condição é satisfeita quando

P

pNP

N pPN

WkL

W kL

= (4.10)

Desta forma, tem-se para a resistência onR

( )

1

N P

onN

pN dd T TN

R Wk V V VL

=− −

(4.11)

O gráfico de onR em função de inV encontra-se na Fig. 4.6.

Fig. 4.6: Resistência da chave complementar.

A equação 4.10 estabelece a relação geométrica entre os transistores. Sendo pP pNk k< , e

considerando P NL L= , deve-se ter o transistor PMOS mais largo que o NMOS.

Deve-se observar que nesta análise não foi considerado o efeito de corpo. Para um resultado mais preciso, poderia-se escolher 2ddV como sendo o ponto de maior resistência e fazer 0on inG V∂ ∂ = em

( )

( )

( )

max1

1

1

N P

N

P

NpN dd T T

N

NN

pN dd TN

PN

pN dd TN

R Wk V V VL

R W k V VL

R W k V VL

=− −

=−

=−


41

2ddV , considerando que NT

V e PT

V são funções também de inV . A forma do gráfico de onR é melhor

representada pela

Fig. 4.7: Gráfico de onR considerando-se o efeito de corpo.

4.4 Dimensionamento da Resistência da Chave Em um circuito a capacitores chaveados, deve-se ter em mente o tempo de carregamento e o erro ao final deste, que um capacitor deve ser submetido. No Sample-Hold da Fig. 4.8, considere estT o tempo de estabilização máximo com um erro relativo ε .

Vg

Vin

Vo

S

C

Fig. 4.8: Tempo de estabilização da chave.

Assumindo-se que a resistência máxima da chave quando fechada seja maxR e definindo-se

( )o in inV V Vε = − , tem-se

max1t

R Co inV V e

− = −

max1estT

R Cin in

in

V e V

Vε

− − −

=

max

estTR Ceε

−

= (4.12)

Ex: Calcular a resistência máxima de uma chave complementar, para um Sample-Hold com carga capacitiva de 500fF, tempo máximo de estabilização de 2ns e erro relativo menor que 0.1%. O processo de integração utilizado possui 0.84

NTV V= , 0.73

PTV V= − , 103

Npk µ= , 35.6

Ppk µ= e

5ddV V= .

Da equação 4.12 obtém-se


42

max

2500

max0.1 579100

nR fe R

−

= → = Ω

A resistência máxima da chave complementar é dada pela equação 4.11, onde obtém-se para a relação W L do transistor NMOS:

( )

1579 4.9103 5 0.73 0.84

N

N N

N

WW LL

µ= → =

− −

Finalmente, pela equação 4.10 calcula-se a relação W L do transistor PMOS:

103 14.24.9 35.6

P

P P

P

WL W

Lµµ

= → =

Considerando-se comprimento mínimo de canal para os dois transistores, e sendo min 0.8L mµ= , tem-se 3.9NW mµ= e 11.4PW mµ= .

4.5 Injeção de Cargas Tomando-se como exemplo o Sample-Hold com chave NMOS da Fig. 4.9, quando esta é cortada, as cargas negativas acumuladas no canal escoam para as regiões de Dreno e Source. As cargas introduzidas no capacitor C provocam uma variação de tensão, que se traduz em erro de armazenamento. Este problema deve ser tratado com muita cautela, pois estes erros podem ser inadmissíveis em um circuito analógico. A análise deste problema não é trivial, pois a quantidade de cargas injetadas depende das impedâncias conectadas ao Dreno e ao Source e do tempo de chaveamento. Este efeito é também conhecido como “clock feedthrough”.

Fig. 4.9: Sample-Hold com chave NMOS.

4.5.1 Caracterização do Problema Assumindo que 0dsV = , pode-se considerar que a quantidade de cargas acumuladas no canal é

( ) ( )ch ox gs T ox dd in TQ WLC V V WLC V V V= − − = − − − (4.13)

Lembrando que L e W são o comprimento e a largura efetiva do canal, já descontado o efeito do undercut, e TV já assume o efeito de corpo, conforme a equação 1.6.

Pode-se dizer também que a quantidade de cargas acumuladas em cada capacitância de sobreposição Cgsov e Cgdov é

ov gso gs gdo gs ov gsQ WC V WC V WC V= − = − = − (4.14)


43

Na maioria das aplicações, é comum que C seja consideravelmente maior que a capacitância total do Gate ou seja, gsovC C e oxC WLC . Isto equivale a dizer que a variação de tensão em C são pequenas quando comparadas às variações no capacitor de Gate. Para o cálculo das cargas injetadas, será considerado que a tensão em C é constante. O corte do transistor se dá quando g in TV V V= + , e neste momento o canal se desfaz. O tempo T∆ gasto para cortar o transistor determina a quantidade de cargas que são injetadas em C, portanto:

( ) ( )inj ox dd in T ov dd in TQ WLC V V V WC V V Vα β= − − − − − − (4.15)

Onde α e β são constantes que dependem de T∆ . Após este intervalo, gV continua caindo até

chegar a zero. Entretanto, abaixo de dd in TV V V− − só existe Cgsov, pois o canal está desfeito. Em

g dd in TV V V V= − − , a diferença de potencial entre Source e Gate é sg TV V= − , e quando 0gV = tem-se

sg inV V= . Portanto, o capacitor Cgsov sofre uma variação de tensão in TV V V∆ = + , e as cargas introduzidas em Cgsov são retiradas de C. Neste intervalo, a quantidade de cargas injetadas em C é

( )inj ov in TQ WC V V= − + (4.16)

O total de cargas injetadas em C pode ser estimado pela soma das equações 4.15 e 4.16 ou seja,

( ) ( ) ( )inj ox dd in T ov dd in T ov in TQ WLC V V V WC V V V WC V Vα β= − − − − − − − + (4.17)

Estudos teóricos e experimentais têm demonstrado que:

1. Para variações muito lentas de Vg (∆T grande) As cargas acumuladas no canal e em Cgsov têm tempo para caminhar à região de impedância mais baixa. No caso do Dreno estar ligado a uma fonte de tensão (opamp), tem-se 0α ≅ e 0β ≅ , resultando em ( )inj ov in TQ WC V V= − + .

2. Para transições rápidas de Vg, independentemente das terminações de Dreno e Source, metade das cargas do canal e todas as cargas de Cgsov são injetadas em C. Desta forma, 1 2α = e

1β = , sendo Qinj dada pela equação 4.18. Esta é a situação mais usual, considerada para o cálculo da injeção de cargas.

( ) ( ) ( )12inj ox dd in T ov dd in T ov in TQ WLC V V V WC V V V WC V V= − − − − − − − + (4.18)

Uma vez tendo calculado a quantidade de cargas injetadas, pode-se estimar a variação de tensão em C por:

injC

QV

C∆ = (4.19)

Para as chaves PMOS, a análise é idêntica à anterior, mas deve-se ter em mente que as cargas injetadas são positivas neste caso. Tem-se então que

( ) ( ) ( )inj ox in T ov in T ov dd in TQ WLC V V WC V V WC V V Vα β= − + − + − + (4.20)

Com velocidade de chaveamento elevada tem-se, da mesma forma que na chave NMOS, que 1 2α = e 1β = , e portanto

( ) ( ) ( )12inj ox in T ov in T ov dd in TQ WLC V V WC V V WC V V V= − + − + − + (4.21)

Ex: No Sample-Hold abaixo, calcular a variação de tensão em C, após o corte da chave. Considere:

23oxC fF mµ= 0.84TV V=


44

0.35ovC fF mµ= 100C fF=

0.2LD mµ= 5ddV V=

4W mµ= 1 2α =

0.8L mµ= 1β =

Vg

C=100fFVin=2.5V

Vo

Solução:

O comprimento efetivo de canal é ( )0.8 0.4 0.4efL m mµ µ= − = , e as cargas injetadas são calculadas aplicando-se os parâmetros acima na equação 4.18, obtendo-se

1510.984 10injQ C−= − ×

Pela equação 4.19 calcula-se a variação de tensão em C como

109.84oV Vµ∆ =

4.6 Compensação Para Injeção de Cargas As variações de tensão nos capacitores de armazenamento podem ser extremamente prejudiciais em determinados circuitos. A injeção de cargas produz offset de tensão, que pode não ser grave. Entretanto, conforme mostrado pelas equações 4.18 e 4.20, a quantidade de cargas injetadas dependem do nível do sinal de entrada Vin e VT, o que inevitavelmente implica em distorção harmônica, podendo até mesmo inviabilizar um circuito.

Com tudo isto, é fundamental adotar-se estratégias para compensação ou minimização do efeito de injeção de cargas. Basicamente, os procedimentos usados para este fim são:

1. Uso de transistores dummy.

2. Uso de chaves gêmeas.

3. Uso de chaves complementares.

4. Uso de redes de compensação.

5. Uso de circuitos totalmente diferenciais.

4.6.1 Uso de Transistores Dummy Este tipo de compensação utiliza um transistor, com área igual à metade da chave, ligado à carga C. Admitindo que o sinal de controle da chave seja rápido, pode-se considerar 1 2α = e 1β = . Desta forma, pode-se observar na Fig. 4.10 que durante o corte da chave, toda carga injetada pelo canal de M1 será usada para formar o canal de M2, pois Vg1 e Vg2 são complementares. Isto é verdade somente se a área do Gate de M2 for metade de M1, pois somente metade das cargas do canal de M1 são expulsas pelo Source. De forma idealizada, a tensão Vo não sofre modificação, pois nenhuma carga será injetada em C.


45

Fig. 4.10: Compensação com transistor dummy.

Neste tipo de compensação, as tensões VT e as constantes Cox estão casadas. Deve-se tomar o cuidado de gerar um pequeno atraso no sinal Vg2 em relação a Vg1, para garantir a correta transferência de cargas.

Os transistores M1 e M2 devem possuir o mesmo L, mas M2 deve ter metade do W de M1. Na prática, para garantir o melhor casamento entre os transistores, faz-se M1 composto por dois transistores, de mesmas dimensões de M2, em paralelo.

É importante ter em mente que esta técnica funciona bem enquanto 1 2α = e 1β = , o que nem sempre é verdade.

4.6.2 Uso de Chaves Gêmeas Em muitas aplicações, os capacitores C são grandes e portanto, necessitam de chaves maiores que as de dimensões mínimas para comutá-los. Neste caso, é possível empregar-se duas chaves em paralelo, uma grande (principal) e outra pequena (secundária), com comandos diferentes, conforme mostrado na Fig. 4.11.

CahvePrincipal

Vin

Vo

Vgp

C

Ms

Mp

CahveSecundária

Vgs

Fig. 4.11: Chaves gêmeas.

As duas chaves são ligadas ao mesmo tempo, sendo que a chave primária, por ser maior, é quem efetivamente carrega o capacitor. Entretanto, a chave principal é cortada primeiro, injetando uma grande quantidade de cargas no capacitor. Como a chave secundária permanece fechada, as cargas injetadas são conduzidas à fonte Vin. Quando finalmente a chave secundária é cortada, a quantidade de cargas injetadas é consideravelmente menor, pois suas dimensões são menores. Portanto, o objetivo da chave secundária é simplesmente descarregar as cargas injetadas pela principal. O intervalo de tempo que a chave secundária deve permanecer fechada a mais que a principal é pequeno, mas suficiente para descarregar as cargas.


46

4.6.3 Uso de Chave Complementar Como as chaves complementares são compostas por transistores NMOS e PMOS, teoricamente é possível realizar o cancelamento das cargas negativas injetadas pela chave NMOS com as cargas positivas injetadas pela chave PMOS. A Fig. 4.12 mostra o esquema das chaves e a seqüência de chaveamento.

CVin

Vgp

Vgn

Mp

VoVdd

Mn

Fig. 4.12: Compensação com chave complementar.

Normalmente a fase Vgp, usada para controlar a chave PMOS, é obtida invertendo a fase Vgn. Desta forma, um pequeno atraso de Vgp em relação a Vgn ocorre. Pode-se observar também que as tensões de corte de Mn e Mp são diferentes. Isto faz a chave NMOS cortar antes da PMOS, e parte ou toda carga injetada por Mn é conduzida para Vin por Mp, dificultando o cancelamento da injeção de cargas.

Mesmo que fossem ajustados as dimensões dos transistores e o atraso entre as fases Vgn e Vgp, para um perfeito cancelamento da injeção de cargas, o mesmo só valeria para uma única tensão Vin. Vale lembrar que os pontos de corte de Mn e Mp dependem de Vin, e conseqüentemente a quantidade de cargas acumuladas por Mn e Mp. Este circuito só é prático quando Vin é constante, condição que pode ser obtida quando as chaves estão conectadas ao terra virtual de um amplificador operacional ou à uma fonte de tensão.

4.6.4 Projeto da Chave Complementar Para o projeto de chaves complementares compensadas, considera-se a princípio que o atraso entre Vgn e Vgp seja pequeno para prejudicar o cancelamento da injeção de cargas, e também que a tensão Vin seja constante. As dimensões dos transistores NMOS e PMOS podem ser calculadas através das equações 4.18 e 4.21, que prevêem a quantidade de cargas injetadas por cada transistor.

Considerando 1 2α = e 1β = , para o transistor NMOS tem-se

( ) ( ) ( )12N N N N N Ninj N N ox dd in T N ov dd in T N ov in TQ W L C V V V W C V V V W C V V= − − − − − − − + (4.22)

e para o PMOS

( ) ( ) ( )12P P P P P Pinj P P ox in T P ov in T P ov dd in TQ W L C V V W C V V W C V V V= − + − + − + (4.23)

Normalmente escolhe-se uma das dimensões dos transistores, por exemplo N PL L L= = , e calcula-se a outra dimensão, fazendo 0

N Pinj injQ Q+ = . Tem-se então

( ) ( ) ( )( ) ( ) ( )

12

12

N N N N N

P P P P P

ox dd in T ov dd in T ov in TP

Nox in T ov in T ov dd in T

LC V V V C V V V C V VWW LC V V C V V C V V V

− − − − − − +=

− + − + − + (4.24)

Mesmo com a possibilidade de se obter sucesso com a equação 4.24, é conveniente compensar cada chave (NMOS e PMOS) com transistores dummy, conforme a Fig. 4.13.


47

Vdd

Mp

Vo

Vgp

Vgn

Vdd

Vin

Vdd

Vgp

Vgp

Vgn Vgn

Mn

C

Fig. 4.13: Chave complementar com transistores dummy.

4.6.5 Uso de Redes de Compensação A idéia básica deste procedimento é utilizar circuitos que cancelem os efeitos da injeção de cargas. A Fig. 4.14 apresenta uma possível rede de compensação. A chave M1 comuta o capacitor C1, e ao fazê-lo injeta cargas no terra virtual do opamp, introduzindo um nível DC na saída Vo. Se uma chave M2, idêntica a M1, comutar o capacitor C3 ao mesmo tempo, a mesma quantidade de cargas será injetada em C3. O valor de C3 pode ser adequadamente escolhido para neutralizar o efeito das cargas injetadas.

Vg

C2

M2

M1

Vg

C1

Vin Vo

C3

+

_

Fig. 4.14: Rede compensada para injeção de cargas.

Pode-se considerar as cargas injetadas como uma fonte de corrente com curto intervalo de duração, impulsiva. Então o circuito para a análise reduz-se à Fig. 4.15.


48

C1

+

_

Iq

C3

C2

Vin

Iq

Vo

Fig. 4.15: Circuito para a análise da rede de compensação.

Usando o princípio da superposição para avaliar somente o efeito das fontes de corrente, e aplicando o teorema de Thevenan às fontes, obtém-se o circuito da Fig. 4.16.

Iq/(sC3)

+

_

C3

C2

Vo

C1

Iq/(sC1)

Fig. 4.16: Efeito das fontes de corrente.

A tensão de saída em função das fontes de corrente é dada por

2 2

1 1 1 3

1q qo

I IC CVC sC C sC

= − + +

(4.25)

Fazendo 0oV = tem-se

3 1 2C C C= + (4.26)

Que é a condição para o cancelamento da injeção de cargas.

4.6.6 Uso de Circuitos Totalmente Diferenciais As estruturas diferenciais são largamente empregadas em circuitos a capacitores chaveados, devido principalmente à baixa distorção harmônica, à elevada faixa dinâmica e à alta rejeição à injeção de cargas. A Fig. 4.17 apresenta uma seção de um circuito a capacitores chaveados na configuração diferencial. As chaves M1 e M2 são iguais e, quando comutam, injetam as mesmas quantidades de cargas. Deve-se observar que as chaves estão conectadas ao terra virtual do opamp, e portanto a um ponto de tensão constante. Este tipo de configuração é comumente chamado de chave de referência.


49

Vo-

Vg

C2

C1C2

C1

Vo+

+

_+_

Vin2

Vin1

Vg

M2

M1

Fig. 4.17: Circuito a capacitores chaveados com amplificador diferencial.

Da mesma forma que no item anterior, as cargas injetadas pelas chaves podem ser representadas por fontes de corrente impulsivas, conforme a Fig. 4.18.

Vo+

Iq

C1

Vo-C1

C2

Vin2

Vin1

Iq

+

_+_

C2

Fig. 4.18: Representação das cargas injetadas pelas chaves, por fontes de corrente.

Aplicando o teorema de Thevenan às fontes de corrente, obtém-se o circuito da Fig. 4.19.

Vo-

Vin1

Vo+

C2

Iq/(sC1)

Iq/(sC1)

C1

+

_+_

Vin2

C1

C2

Fig. 4.19: Transformação de Thevenan para as fontes de corrente.


50

A análise do circuito mostra que

( )1 2

1 1 1 22 2

1 12 2

q qin in

in ino

I IV V

sC sC V VC CVC C+

+ − +

− = − = − (4.27)

e

( )1 21 1 1 22 2

1 12 2

q qin in

in ino

I IV V

sC sC V VC CVC C−

+ − +

− = = (4.28)

As equações 4.27 e 4.28 mostram que as saídas Vo+ e Vo- não dependem das cargas injetadas, significando que a rede é capaz de rejeitá-las.

As estruturas diferenciais por si só, a princípio, compensam o efeito da injeção de cargas. Esta característica, aliada a muitas outras, torna este tipo de configuração preferido para o projeto de circuitos a capacitores chaveados.


51

5. Espelhos de Corrente Os espelhos de corrente são estruturas de fundamental importância nos circuitos CMOS. Com eles é possível fazer cópias precisas de correntes, distribuindo a polarização pelos circuitos, sem a necessidade do uso de resistores. Entretanto alguns cuidados devem ser tomados no projeto dos espelhos, para garantir boa precisão.

5.1 Espelho Simples O espelho de corrente simples é formado por dois transistores NMOS ou PMOS, conforme a Fig. 5.1.

VoM1 M2 IoIin

Fig. 5.1: Espelho de corrente simples.

A tensão Vgs1 é controlada por Iin, e 1 2gs gs gsV V V= = . Portanto, tem-se que

( ) ( )211

1

12p

in gs T ds

kWI V V VL

λ= − + (5.1)

e

( ) ( )22

2

12p

o gs T o

kWI V V VL

λ= − + (5.2)

Desprezando o efeito de modulação de canal em M1, pois Vds1 é pequeno e constante, pela equações 5.1 e 5.2 tem-se que Io será, a princípio, dependente da relação entre as dimensões dos transistores ( ) ( )2 2 1 1W L W L ou seja,

( )2 12

1 2

1o o inW LI V IW L

λ= + (5.3)

A resistência de saída do espelho é a mesma calculada pela equação 1.28 e dada por

2

1o

o

RIλ

= (5.4)

A sensibilidade de Iin em relação a Vo é calculada por

2o

o

I o ooV

o o

I V VV IS λ∂

= =∂

(5.5)

5.2 Espelho de Corrente em Cascode O espelho em cascode propõe-se a aumentar a resistência de saída e melhorar a precisão no espelhamento das correntes. A estrutura básica é apresentada na Fig. 5.2.

Sendo 1 2M M= e 3 4M M= , verifica-se que a tensão no dreno de M4 é praticamente constante, o que torna Id4, e conseqüentemente Io, pouco dependente de Vo. Esta característica provê uma elevada resistência de saída e alta precisão no espelhamento.

A resistência de saída deste espelho é


52

33

32 23

22p

o o

oo

k WI I

LR

I

λ

λ

+= (5.6)

e a sensibilidade dada por

23

33

3

22

o

o

I o oV

po o

I Vk W

I IL

S λ

λ+

(5.7)

M3

IinVo

M2

M1 M4

Io

Fig. 5.2: Espelho em cascode.

Ex: Calcular a sensibilidade dos espelhos simples e cascode, considerando 5oV V= , 50oI Aµ= , as dimensões do estágio de saída 10W mµ= e 0.8L mµ= , 0.01λ = e 100pk µ= . Das equações 5.5 e 5.7 tem-se:

Para o espelho simples 5%o

o

I

VS = .

Para o espelho em cascode 0.07%o

o

I

VS = .

Um outro procedimento também muito importante é o casamento dos transistores. Deve-se sempre tentar projetar circuitos onde os espelhos de corrente sejam razões de números inteiros. Desta forma, é possível subdividir os transistores em unidades menores e de mesmo tamanho, interdigitá-los e arrumá-los em centróide comum, sempre que possível. Como exemplo considere o espelho da Fig. 5.2, cuja razão 2o inI I = e os transistores estão divididos em 1 2M M= , 2 2M M= , 3 4M M= e

4 4M M= . Pode-se arrumar os transistores conforme a Fig. 5.3, e o layout conforme a Fig. 5.4.


53

DM2 M3

Io

M2M3

D SDD SD SDM4

SM3

S

Iin

SSM3

SDM1

D SSM4M1 M4

DD SM4

DS D

Fig. 5.3: Arranjo de transistores para o espelho em cascode.

Fig. 5.4: Layout do espelho em cascode.

5.3 Espelho de Corrente em Cascode Regulado Uma forma ainda mais eficiente de obter sensibilidade baixa e elevada resistência de saída no espelho de corrente é utilizar o cascode regulado. A configuração básica de um espelho em cascode regulado está apresentada na Fig. 5.5. O amplificador de ganho A tem como objetivo manter a tensão Vd2 constante, e conseqüentemente a corrente Io imutável. Desta forma, Io não depende mais de Vo. Isto é alcançado quando A tende para infinito. Entretanto, esta condição não é respeitada, pois o ganho A é implementado por um amplificador simples, composto de dois transistores. O circuito da Fig. 5.6 representa a realização prática do espelho.

O amplificador regulador é formado por M5 e M4, sendo que M5 é uma fonte de corrente. O ganho A é dado por

( )

44

44

4 5 4

2 pN d

ds ds P N d

Wk ILgmA

G G Iλ λ= =

+ + (5.8)

Da análise de pequenos sinais, obtém-se para a impedância de saída

( )3

23 22 1

dso dsR R gm R A= + + (5.9)

e a sensibilidade é

( )

2

2

2

2 1 2

o

o

I N do oV

N do pN o

I VWI A k IL

S λ

λ=

+ + (5.10)

Normalmente, Id4 é escolhida como uma fração de Io, e M4 deve ter as dimensões menores possíveis, para minimizar suas capacitâncias parasitas. Deve-se evitar o uso de canal muito curto em


54

M3 e M2, pois isto reduz muito a impedância de saída do cascode e conseqüentemente aumenta a sensibilidade.

Outro fator importante que deve ser observado é a dispersão no espelhamento da corrente Iin. Embora a sensibilidade de Io seja muito pequena, a relação 2 1o inI I W W= (assumindo 2 1L L= ) só se mantém quando 1 2ds dsV V= . Sendo 1 1ds gsV V= , deve-se dimensionar M4 para que 4 1gs gsV V= , implicando em 2 4ds gsV V= .

Tal como a Fig. 5.3, o espelho em cascode regulado deve ser, sempre que possível, interdigitado. Como exemplo, considere o espelho da Fig. 5.6, com relação de espelhamento 1:1 sendo

1 2 3 4M M M M= = = e 4 2M M= . O circuito da Fig. 5.7 é uma possível arrumação para os transistores. Observe que a estrutura é longa e existem conexões de Gate compridas. Deve-se ter em mente que as linhas de Poly são resistivas e não devem ser longas.

AVref M3

Vd2

+

_

M1 M2

Io

Vo

Iin

Fig. 5.5: Configuração básica de um espelho de corrente em cascode regulado.

Iin

M5

M2

Vbias

Vdd

M3

M4

Io

Vo

M1

Fig. 5.6: Configuração prática de um espelho de corrente em cascode regulado.


55

D SSD S

Io

M3

DM2

DM1

S

Dreno de M5

D SM3M2

D S DS S SS SS DS DM1 M1

DM3 M2

SM2

D

Iin

M1M3

DDM4

DM4

Fig. 5.7: Espelho de corrente em cascode regulado com transistores interdigitados.


56

6. Amplificadores Operacionais Os amplificadores operacionais (opamps) são fundamentais para os circuitos a capacitores chaveados, pois realizam buffers, somadores, integradores, etc.... Os opamps trabalham, em geral, com realimentação negativa, e em muitos casos unitárias. Da teoria dos amplificadores realimentados, tem-se para o ganho

( ) ( )( )

( )( )1

ov

in

V s A sA s

V s A sβ= =

+ (6.1)

onde β é a taxa de realimentação e ( )A s o ganho em malha aberta.

Do ponto de vista da estabilidade, o pior caso ocorre quando 1β = , pois é a condição de menor margem de fase. Isto obriga os opamps a serem compensados internamente, para garantir a estabilidade. Este procedimento é problemático, pois o capacitor de compensação é grande, ocupando área de integração e limitando o slew-rate.

Nos circuitos a capacitores chaveados, este problema é ainda mais sério, pois a carga e a malha de realimentação são capacitivas, conforme exemplificado na Fig. 6.1. O ganho realimentado é dado pela equação 6.1, onde ( )1 1 2C C Cβ = + . Considerando Ro a resistência de saída do amplificador e CL o equivalente série dos capacitores ( ) ( )1 2 1 2LC C C C C= + , o ganho realimentado assume a forma da equação 6.2. Observa-se que a resistência de saída e a carga capacitiva introduzem um pólo em alta freqüência ( )1 o Lp R C= , pois Ro é muito pequeno, cujo efeito deve ser cuidadosamente avaliado na estabilidade do circuito.

( )

( )1

11

L ov

L o

A ssC RA

A ssC Rβ

+=

++

(6.2)

+

_

Vin

Vo

C1

C2

Fig. 6.1: Amplificador operacional com carga capacitiva.

Uma prática usual nos circuitos a capacitores chaveados é a utilização de amplificadores operacionais de transcondutância (OTA). O OTA é basicamente uma fonte de corrente controlada por tensão em paralelo com uma resistência elevada, conforme o modelo da Fig. 6.2.

gm(s)(V+ - V-)

V-

V+ Out

Ro

Fig. 6.2: Modelo linear do OTA.

Substituindo o opamp da Fig. 6.1 pelo OTA, tem-se o amplificador realimentado da Fig. 6.3, cujo ganho de tensão é


57

( )

( )1

11

o

L ov

o

L o

gm s RsC RAgm s RsC Rβ

+=

++

(6.3)

+

_

C2

Vo

Vin

C1

Fig. 6.3: Amplificador realimentado com OTA.

Verifica-se facilmente que o termo ( )( ) ( )1o L ogm s R sC R + é o ganho em malha aberta do OTA

com carga CL. A transcondutância ( )gm s possui pólos em altas freqüências, e o termo ( )1 1L osC R + representa um pólo em baixa freqüência, pois Ro é muito grande. Este pólo pode ser dimensionado para ser dominante, mantendo o amplificador estável com realimentação unitária. Esta característica é de extrema importância pois, na maioria das aplicações, não é necessário compensar o OTA internamente, já que a carga CL implementa o pólo dominante. Entretanto, o OTA deve ser cuidadosamente projetado para ter ro elevado, pois é a resistência de saída e a transcondutância do estágio diferencial de entrada que determinam o ganho DC.

Basicamente os OTAs são divididos em duas classes, os de saída simples (“single end”) e os totalmente diferenciais. As configurações mais usadas são o cascode dobrado, e quando se deseja ganho DC muito elevado (>80dB), o cascode regulado.

6.1 OTA com Saída em Cascode Dobrado Os OTAs em cascode dobrado são empregados quando se deseja elevada resistência de saída, e conseqüentemente alto ganho de tensão, tipicamente na ordem de 70dB.

6.1.1 Dimensionamento dos Transistores em Função da Polarização A estrutura para o OTA com saída em cascode dobrado é apresentada na Fig. 6.4. O circuito é composto por um amplificador diferencial de entrada M1, M2 e um estágio de saída formado por duas fontes de corrente em cascode.

Os espelhos de corrente formados pelos conjuntos de transistores M11, M12, M17, M11, M12, M13, M14, M15, M16, M10, M8 e M15, M16, M9, M7 polarizam o circuito. Normalmente estabelece-se o mesmo comprimento de canal para todos os transistores. No ponto de polarização, as correntes relacionam-se como abaixo

1 2 2bias

d dII I= =

4 8 2bias

d dII I= =

9 10d d biasI I I= =

6 4d dI I=

8 6 0o d dI I I= − =

Os transistores são dimensionados de forma a atender às seguintes equivalências


58

1 2M M=

11 12 17M M M= =

3 4 5 6M M M M= = =

7 8M M=

9 10M M=

13 14M M=

15 16M M=

1 2 dW W W= =

9 72W W=

10 82W W=

13 13

11

d

bias

W IW I

=

10 10

15 13

d

d

W IW I

=

Id13

M9

Id6

M10

Id8

M2

M7

M12

M17

Id4

M4

M16Id2

Ibias

V+

Id1

Id10Id9

Vdd

M15

M1

M5

M11

M14

M3

M6

IbiasM13

Out

V-

M8

Io

Fig. 6.4: OTA com saída em cascode dobrado.


59

6.1.2 Análise AC para Baixas Freqüências Da análise AC, verifica-se que quando uma tensão diferencial dv v v+ −= − é aplicada à entrada do circuito, tem-se

2 2d

d dvi gm= (6.4)

e

1 2d

d dvi gm= − (6.5)

onde gmd é a transcondutância de M1 e M2. Este desequilíbrio de corrente se propaga pela estrutura, de forma que

4 2d di i= − (6.6)

8 1d di i= − (6.7)

6 4d di i= (6.8)

8 6o d di i i= − (6.9)

Substituindo as equações 6.4, 6.5, 6.6 e 6.7 em 6.9 obtém-se finalmente

( )o d d di gm v gm v v+ −= = − (6.10)

O ganho de tensão DC é dado por

v d oA gm R= (6.11)

A resistência de saída Ro é o paralelo das resistências de saída das fontes de corrente em cascode tipo N e P ou seja,

( )( ) ( )( )6 6 5 8 8 10// 1 // 1o oN oP ds ds ds dsR R R R gm R R gm R= = + + (6.12)

6.1.3 Excursão de Sinal na Saída A excursão do sinal de saída é estimada em função das tensões

NTV ,

PTV e overdrive ( gsNV∆ ou

gsPV∆ ) dos transistores. Pode-se verificar facilmente que a tensão no Gate de M6 é

6 3 4 2g gs gs gsNV V V V= + = . Conseqüentemente, a tensão de Dreno de M6 pode baixar até 6 6 Nd g TV V V= + . Definindo a tensão de overdrive

NgsN gs TV V V∆ = − , tem-se que

6min 2Nd gsN TV V V= ∆ + (6.13)

A tensão no Gate de M8 é 8 10 8 2g dd sg sg dd sgPV V V V V V= − − = − e conseqüentemente, a tensão no

dreno de M8 pode subir até 8 2Pd dd sgP TV V V V= − + . Definindo a tensão de overdrive

PsgP sgP TV V V∆ = − , tem-se que

8max 2Pd dd sgP TV V V V= − ∆ − (6.14)

Das equações 6.13 e 6.14 tem-se que a tensão de saída Vo deve estar no intervalo

2 2N PgsN T o dd sgP TV V V V V V∆ + ≤ ≤ − ∆ − (6.15)

e a variação máxima na tensão de saída é


60

max 2 2P No dd sgP T gsN TV V V V V V∆ = − ∆ − − ∆ − (6.16)

6.1.4 Análise AC para Altas Freqüências O comportamento em altas freqüências do OTA com cascode dobrado pode ser avaliado pela análise de pequenos sinais, considerando o efeito das capacitâncias parasitas dos transistores. A análise será feita com base no circuito da Fig. 6.5, onde as tensões e correntes de polarização foram desconsideradas.

De forma geral, tem-se para a relação entre a corrente de saída e a tensão diferencial de entrada a expressão

( )od

d

I gm sV

= (6.17)

C5

M4

M1

C1

M8

Vd/2

M6

M9

Io

C3

-Vd/2

M5

C6V-

C7

C4

M3

C10

C2

M7C8

M10

C11

V+

M2

C9

Fig. 6.5: Modelo para a análise de pequenos sinais do OTA com cascode dobrado.

Com o objetivo de simplificar a análise, faz-se as considerações a seguir:

1. O circuito possui elevada rejeição de modo comum.

2. A excitação de entrada é diferencial, de forma que a tensão nos Sources de M1 e M2 é constante, podendo ser considerada uma referência de terra.

3. Devido ao caráter essencialmente diferencial da estrutura, consideram-se as tensões nos Gates de M7, M8, M9 e M10 constantes, e conseqüentemente como referências de terra.

4. Considera-se que, em freqüências altas, a saída do OTA está conectada a um ponto de baixa impedância, por exemplo um capacitor de carga.

5. Desconsideram-se os Gds de todos os transistores.

6. Assume-se que gsN sgP gsV V V∆ = ∆ = ∆ para todos os transistores.


61

7. O comprimento de canal L é o mesmo para todos os transistores, exceto para M1 e M2, que podem possuir L diferente do restante do circuito.

Com as considerações acima e as relações entre as áreas dos transistores descritas na seção 6.1.1 tem-se

1 2 dgm gm gm= =

4 3 5 6gm gm gm gm gm= = = =

1 2 gsC C=

2 3 gsC C C= =

4 11 gdC C C= =

7 8 gsC C Cα= =

5 6 gdC C Cα= =

9 10 2 gdC C Cα= =

pN

pP

kk

α =

gs ox gsoC C WL C W= +

gd gdoC C W=

Solucionando o sistema de equações nodais do circuito da Fig. 6.5, e realizando as substituições acima, obtém-se

( )22 1

20 0

21 2 12

0 0 0

12 2

21 1d d

a as sa agm s gm

b b as s sa a a

+ +=

+ + +

(6.18)

onde

( )

( )( )

( )

( )

0

21

2 4 32

2 2 2

21

2 4 3

2

2 2 2

2 4 3 4

3 4 4 2

2

2 2 7 3 4

4 3 7

pN gs

ox gdo gdo gso

ox gdo ox gdo ox ox gso

gdo gso gdo gso gdo gso

ox gdo gso

ox gdo ox gdo ox ox gso

gdo gdo gso

a k V

a C L C C C L

a C L C C C C C C L

C C C C C C L

b C L C C L

b C L C C C C C C L

C C C C

α

α

α α

α α

α

α α

= ∆

= + + +

= + + +

+ + + +

= + +

= + + +

+ + +( )2 2 24 2gdo gso gdo gsoC C C L+ +

(6.19)

Observa-se das equações 6.18 e 6.19 que para tornar o OTA mais rápido deve-se aumentar o ∆Vgs e reduzir o comprimento de canal L.

6.2 OTA com Saída em Cascode Regulado O OTA com saída em cascode regulado é usado quando se deseja elevadíssima impedância de saída, e conseqüentemente altíssimo ganho. O circuito é basicamente o mesmo apresentado no item


62

6.1, mas substituindo as fontes de corrente de saída em cascode por cascode regulado, conforme a Fig. 6.6. As correntes de polarização são essencialmente as mesmas para o cascode dobrado. Considerando os mesmos ∆VgsN e ∆VsgP para todos os transistores NMOS e PMOS, a tensão de saída deve estar no intervalo

2 2N PgsN T o dd sgP TV V V V V V∆ + ≤ ≤ − ∆ − (6.20)

e a excursão de sinal é

max 2 2P No dd sgP T gsN TV V V V V V∆ = − ∆ − − ∆ − (6.21)

Out

M9

M19

M23

Id19

Vb3

Vdd

Vb2

A

Ibias

M8

Id18

Vb3

M20

M11

M5

M15

M16

Ibias

M6

V-

Vb4

B

Vb1

M7

Vb4

M21

M12

Vb1

B

Id13

Vb4

M10

M14

M1

M13

Io

Vb1

V+

Vb4

Id6

Vb2

A

M2

Id8

M18

Vb2

M3

Id10

M17

Id4

Id9

Id2

Vb3

M22

M4

Id1

Fig. 6.6: OTA com saída em cascode regulado.

O ganho de tensão DC é dado por

v d oA gm R= (6.22)

onde

( )( )( ) ( )( )( )6 6 5 8 8 10// 1 1 // 1 1o oN oP ds N ds ds P dsR R R R A gm R R A gm R= = + + + + (6.23)

sendo NA e AP os ganhos dos amplificadores reguladores NMOS e PMOS, expressos por

18 18

19 19

N ds

P ds

A gm RA gm R

= =

(6.24)

As correntes Id18 e Id19 são espelhadas de Id13 e devem ser uma fração pequena da polarização do circuito, para não elevar o consumo de potência.

A análise AC para altas freqüências é muito extensa e a função de transferência ( )dgm s possui um número excessivo de termos. Este resultado é pouco prático para cálculos manuais. Mais à frente será apresentado um método para dimensionamento do OTA com auxílio de programas de simulação.


63

6.3 OTA Diferencial com Saídas em Cascode Dobrado Os OTAs diferenciais possuem duas saídas em corrente cujos valores dependem, idealmente, da diferença de potencial nas entradas. Somente a tensão diferencial é processada pelo circuito, sendo a componente de modo comum totalmente rejeitada. O circuito do OTA diferencial com saídas em cascode dobrado é apresentado na Fig. 6.7. Sua estrutura é basicamente a mesma do OTA com saída simples, mas sem o espelho de corrente formado por M3, M4, M5, M6, que neste caso formam duas fontes de corrente independentes e de mesmo valor.

As correntes de saída são dadas por

( )

( )2 2

2 2

d dout d

d dout d

gm vi V V gm

gm vi V V gm

+ + −

− + −

= − = = − − = −

(6.25)

e os ganhos de tensão DC nos modos diferenciais dados por

2

2

out do

d

out do

d

v gm Rv

v gm Rv

+

−

= = −

(6.26)

As resistências das saídas são iguais à calculada pela equação 6.12. As faixas de tensão das saídas Vout+ e Vout- são as mesmas calculadas pela equação 6.15. Entretanto, a variação de tensão diferencial entre as saídas ( ( )od o oV V V+ −∆ = − ) é o dobro da versão com saída simples ou seja,

( )max 2 2 2P Nod dd sgP T gsN TV V V V V V∆ = − ∆ − − ∆ − (6.27)

2 Ibias

M12

M9

V-

M4

M15

Out+

M2

Io-

M3

M7 M8

M17

M1

M11

V+

Ibias

M6

M5

Id13Out-

Io+

Ibias M13

Id2 M16Id1

M10

Vdd

IbiasM14

2 Ibias2 Ibias

Fig. 6.7: OTA diferencial com saídas em cascode dobrado.


64

6.3.1 Análise AC para Altas Freqüências A análise de pequenos sinais do OTA diferencial com cascode dobrado torna-se bastante simples, fazendo as considerações abaixo:

1. A excitação de entrada é diferencial, de forma que a tensão nos Sources de M1 e M2 é constante, podendo ser considerada uma referência de terra.

2. Devido ao caráter essencialmente diferencial da estrutura, consideram-se as tensões nos Gates de M7, M8, M9 e M10 constantes, e conseqüentemente como referências de terra.

3. Considera-se que, em freqüências altas, a saída do OTA está conectada a um ponto de baixa impedância, por exemplo um capacitor de carga.

4. Desconsideram-se os Gds de todos os transistores.

5. Assume-se que gsN sgP gsV V V∆ = ∆ = ∆ para todos os transistores.

6. O comprimento de canal L é o mesmo para todos os transistores, exceto para M1 e M2, que podem possuir L diferente do restante do circuito.

7. Os transistores M3, M4, M5 e M6 atuam exclusivamente como fontes de corrente.

Desta forma, obtém-se o circuito da Fig. 6.8. Com as considerações acima e as relações entre as áreas dos transistores descritas na seção 6.1.1 tem-se

1 2 dgm gm gm= =

4 3 5 6gm gm gm gm gm= = = = 1 3 gsC C Cα= =

2 4 2 gdC C Cα= =

pN

pP

kk

α =

gs ox gsoC C WL C W= +

gd gdoC C W=

Solucionando as equações nodais do circuito da Fig. 6.8, tem-se

( )( )

( )( )

2

2

2 21

2 21

d do

ox gso gdo

pP gs

d do

ox gso gdo

pP gs

gm viC L C C L

sk V

gm viC L C C L

sk V

+

−

=+ +

+∆

= −+ +

+∆

(6.28)


65

C2

M10

M4

M3

M1

V+

C3

M5

Io+

M6

M7

+Vd/2

C4

M8C1

-Vd/2

Io-

M2

V-

M9

Fig. 6.8: Circuito para análise AC do OTA diferencial em cascode dobrado.

6.4 OTA Diferencial com Saídas em Cascode Regulado Esta estrutura é muito similar à da Fig. 6.7, sendo que as fontes de corrente em cascode são substituídas por cascode regulado, conforme a Fig. 6.9. O dimensionamento dos transistores é feito como nos itens 6.1 e 6.2. As resistências de saída são dadas pela equação 6.23. As faixas de tensão das saídas Vout+ e Vout- são as mesmas calculadas pela equação 6.15, e a variação de tensão diferencial entre as saídas ( ( )od o oV V V+ −∆ = − ) dada pela equação 6.27. As correntes de saída e os ganhos DC no modo diferencial são calculados pelas equações 6.25 e 6.26.

A análise de pequenos sinais para altas freqüências é extensa, e as equações obtidas não práticas para cálculos manuais. Mais à frente será apresentado um método de dimensionamento do OTA com auxílio de programas de simulação.

Vb3

Vb3

Vb4

Vb1

Vb4

Id1

D

Vb2

Iout-

M20

M2

M23

Vb1

Ibias

M28M22

M24

M4

M7

A

M3

M11

Id24

Vdd

DId13

A

Vb4

Vb2

M16

M14

C

M19

Ibias

Out-

V-

M18

Iout+

M13

M25

M9

Id6

Vb3

Vb1

M21

M5

M10

M26

Id10

BOut+

M29M15

Id9

C

M1

Vb1

Id4

Vb3

Id19

Id8

Vb4

M27

M12

Id25

Vb2

Id7

V+

M6

M8

M17

Vb4 Vb4

B

Id2

Id18

Fig. 6.9: OTA diferencial com saídas em cascode regulado.


66

6.5 Controle de Modo Comum Nos OTAs com saídas diferenciais, a tensão de saída é controlada indiretamente pela realimentação, pois são fontes de corrente controladas. Devido a isto, ao contrário dos opamps, os OTAs não controlam a tensão de modo comum na saída. O amplificador inversor da Fig. 6.10 exemplifica este problema. As fontes de corrente i1 e i2 representam a influência de qualquer circuito que esteja conectado ao amplificador. Solucionando as equações nodais do circuito, e considerando o produto 1dgm R muito alto, tendendo ao infinito, que significa ganho de tensão DC elevado, tem-se

( ) ( ) ( ) ( )

( ) ( ) ( ) ( )

1 2 1 2 1 221 2

1

1 2 1 2 1 221 2

1

2 2 2

2 2 2

in in in ino

in in in ino

v v v v i iRv R RR

v v v v i iRv R RR

+

−

− + += − + + +

− + + = + + +

(6.29)

Sabendo que as tensões diferencial e modo comum na entrada são respectivamente ( )1 2d in inv v v= − e ( )1 2 2incm in inv v v= + , e que a corrente de modo comum na saída é ( )1 2 2cmi i i= + , tem-se

( )

( )

21 2

1

21 2

1

2

2

do incm cm

do incm cm

vRv v R R iR

vRv v R R iR

+

−

= − + + + = + + +

(6.30)

Verificam-se que as tensões de saída não dependem somente da entrada diferencial, mas também do termo ( )( )1 2incm cmv R R i+ + , que é o modo comum na saída. Entretanto, a tensão diferencial de saída é dada pela equação 6.31, e depende somente da entrada diferencial. A principio, isto bastaria para o correto funcionamento do amplificador, mas a tensão de modo comum na saída pode despolarizar outro dispositivo que esteja a ele conectado. Torna-se fundamental estabelecer algum tipo de controle sobre a tensão de modo comum na saída, mantendo-a em um valor estabelecido.

( ) 2

1o o d

Rv v vR+ −− = − (6.31)

+

_

+_

R1

I2

Vo-

Vo+

Vin2

R2

I1

R2

Vin1

R1

Fig. 6.10: Amplificador inversor com OTA diferencial.

O circuito da Fig. 6.11 é um amplificador inversor com controle de tensão de modo comum de saída. Neste caso, o OTA possui uma entrada a mais (CMin), usada para controlar o modo comum de cada fonte de corrente de saída. A tensão de modo comum na saída vocm, obtida por um somador e divisor por dois, é comparada à tensão de referência Vref, e um sinal de erro é aplicado à entrada CMin.


67

Em cada saída do OTA tem-se uma fonte de corrente cujo valor é dado pela equação 6.32, onde gmc é a transcondutância do circuito de controle de modo comum.

( )

( )2

2

do d c ref ocm

do d c ref ocm

vi gm gm V v

vi gm gm V v

+

−

= + − = − + −

(6.32)

De forma geral, pode-se usar o modelo da Fig. 6.12 para analisar o controle de modo comum. A tensão Vcm representa uma perturbação de modo comum nas saídas, no caso do amplificador da Fig. 6.10 é o termo ( )( )1 2incm cmv R R i+ + , Ro é a resistência de saída, gmc e vocm são o ganho de corrente e a tensão de modo comum em cada saída. Tem-se então que

1 1

cm o cocm ref

o c o c

V R gmv VR gm R gm

= ++ +

(6.33)

Verifica-se claramente que o cR gm é o ganho de tensão do circuito, e normalmente é muito elevado. Considerando 1o cR gm , tem-se para tensão de modo comum nas saídas o valor idealizado

ocm refv V= (6.34)

O circuito da Fig. 6.13 é muito empregado no controle de modo comum. Uma análise detalhada mostra que as correntes id16 e idf16 dependem somente da tensão de modo comum nas entradas vo+ e vo- e da tensão de referência Vref ou seja,

( ) ( )

( ) ( )

16

16

2

2

o odf bf f ref bf f ref ocm

o od bf f ref bf f ref ocm

v vi I gm V I gm V v

v vi I gm V I gm V v

+ −

+ −

+ = + − = + −

+ = − − = − −

(6.35)

onde gmf é a transcondutância dos transistores MF1, MF2, MF3 e MF4.

As relações entre os transistores são

1 2 3 4F F F FM M M M= = =

13 14 13 14F FM M M M= = =

15 16 15 16F FM M M M= = =

As dimensões dos transistores MF1, MF2, MF3 e MF4 devem ser determinadas pela máxima variação da tensão de saída, de forma que todos os transistores permaneçam saturados. No caso limite, a corrente Ibf passa por somente um transistor de cada para diferencial. Desta forma, tem-se como exemplo que

o MAX oMAX refv V V+ = ∆ + (6.36)

1 NgsF oMAX Tv V V= ∆ − (6.37)

( )21

1

2N

Fbf pN oMAX T

F

WI k V VL

= ∆ − (6.38)

e finalmente

( )

1,2,3,412

1 1,2,3,4 2N

bfFF

F F pN oMAX T

IWWL L k V V

= =∆ −

(6.39)


68

O circuito pode ser usado com os OTAs em cascode dobrado ou regulado. Como exemplo, considere o OTA em cascode dobrado com controle de modo comum da Fig. 6.14. As correntes Id9 e Id10 são espelhadas de id16, sendo que

10 99 10 16 16 16

15 15d d d d d

W WI I i i iW W

α= = = = (6.40)

Empregando as equações 6.35 e 6.40, obtém-se para as correntes de saída de modo comum a equação 6.41.

( ) ( )ocm f ref ocm c ref ocmi gm V v gm V vα= − = − (6.41)

Portanto, a tensão de modo comum nas saídas do circuito é dada pela equação 6.33, onde Ro é a resistência de saída do cascode dobrado e Vcm pode ser considerada a perturbação máxima de modo comum na saída sem realimentação (controle). Como o circuito é alimentado por Vdd, pode-se considerar que 2cm ddV V= . Desta forma tem-se

11 2 1

dd o cocm ref

o c o c

V R gmv VR gm R gm

= ++ +

(6.42)

R1

Vo+

+

_

Vocm

I1

0.5

Vin2

R2

Vref

+

_

+_CMin

Vin1 R1

I2

Vo-R2

Fig. 6.11: Amplificador inversor com controle de modo comum de saída.

Ro

Vocm

Vref

gmc

Vcm

+

_

Fig. 6.12: Circuito equivalente do controle de modo comum.


69

Vb1

Vb2

MF14M14

Vdd

MF4

Vo+

MF15

Vb4

MF1

Id16

Vo-

Vref

MF2

MF13M13

M16

IbfIbf

Vb3

M15

Idf16

MF3

MF16

Fig. 6.13: Circuito controlador de modo comum.

Id2 M8

M13

M9

Vb4

Id6

Id10

MF13

Ibf

M2

M3

M17

Vb2

Ibias

Vb1

M7

Id9

Vb3

M16

Idf16

Ibias

Iout+

Id7

Id16

Vo+

MF3

Vdd

Vref

M5

M4

Vb4

M15

M6

V+

Ibf

Id1

M14

Vo-

MF1

Vb3

MF14

Vb2

Id8

Vb3Id4

M10

Iout-

Vb4

Vo+

MF4

MF16

Vb4

M11

Vo-

Vb1

V-MF2

MF15

M1

M12

Fig. 6.14: OTA em cascode dobrado com controle de modo comum.

6.6 Critério de Projeto dos OTAS Ao dimensionar OTAs para aplicações nos circuitos a capacitores chaveados, deve-se olhar não apenas para a estabilidade, mas também para o tempo de estabilização. O sample-hold da Fig. 6.15 exemplifica bem o problema.


70

+

_

Vo(t)

Vg

CL

Vin(t)

C

S

Fig. 6.15: Circuito sample-hold a capacitores chaveados.

Quando a chave S é fechada no instante t0, a tensão ( )0inv t é armazenada no capacitor C. O amplificador buffer interpreta este sinal como um degrau de tensão e conseqüentemente, a saída ( )ov t deve sair de um valor inicial e alcançar ( )0inv t . Isto significa que o capacitor CL fica submetido a um degrau de tensão, e conseqüentemente a uma variação infinita de corrente. Mas a corrente de saída do OTA é limitada em módulo a um valor máximo Iomax. Portanto, ( )ov t varia como uma rampa até alcançar ( )0inv t .

Quando isto ocorre, o OTA passa a atuar como elemento linear. Devido à sua composição de pólos e zeros, um transiente linear é observado na saída, e leva algum tempo para estabilizar com um determinado erro, conforme a Fig. 6.16.

Fig. 6.16: Resposta ao degrau do amplificador buffer.

O transiente não linear é chamado slew-rate (SR), e gasta um intervalo de tempo TSR, enquanto o linear demora TLIN. O tempo de estabilização TEST do OTA é definido como a soma dos dois transientes.

EST SR LINT T T= + (6.43)

O slew-rate está diretamente relacionado com a corrente de polarização do OTA. Sendo maxo biasI I= para o circuito com saída simples e max 2o biasI I= para o diferencial, tem-se

maxo o

L

V ISRT C

∆= =∆

(6.44)

Quanto menor for TSR, maior será o slew-rate e conseqüentemente Iomax. Portanto, a corrente de polarização depende do slew-rate e da carga CL. Entretanto, o tempo de estabilização linear não depende da corrente de polarização, e pode ser otimizado. Desta forma, minimizando TLIN, pode-se aumentar TSR e conseqüentemente reduzir o consumo de potência do amplificador.

6.7 Otimização Com Auxílio de Simuladores A precisão do critério de projeto descrito na seção 6.6 é muito dependente da modelagem do OTA. Quanto mais preciso for o modelo empregado, melhores serão os resultados. Entretanto, os modelos empregados para descrição dos transistores são extremamente complexos, inviabilizando uma análise


71

literal simplificada do problema. Em alguns casos, muito específicos, é possível reduzir a complexidade dos modelos dos transistores, sem perda apreciável de precisão. De forma geral, deve-se poder trabalhar com o conjunto de equações que modelam os transistores. Um meio eficiente de executar esta tarefa é o uso de programas de simulação.

O problema da otimização resume-se a dimensionar um amplificador com OTA, cuja resposta ao degrau estabilize com erro ε em um intervalo de tempo TEST.

Conforme mostrado nas seções 6.3.1 e 6.1.4, a transcondutância ( )dgm s não depende das dimensão W dos transistores, à exceção do par diferencial de entrada que controla o ganho de corrente DC. Portanto, o tempo de estabilização linear TLIN não depende da largura dos transistores.

Sabe-se a priori que para obter amplificadores rápidos, deve-se usar o menor L possível para os transistores e o maior gsV∆ , sendo este um parâmetro obtido da excursão de tensão de saída.

O método proposto resume-se nos passos descritos a seguir:

Passo 1:

Escolhe-se o tipo de OTA a ser usado e a estrutura onde será empregado. Por exemplo considere o amplificador buffer com carga capacitiva da Fig. 6.17, que é uma configuração muito crítica do ponto de vista da estabilidade, devido à taxa de realimentação unitária. Especificam-se os parâmetros do amplificador como por exemplo, excursão de tensão na saída e tempo de estabilização com erro ε.

Vin(t)

CL

+

_

Vo(t)

Fig. 6.17: Amplificador buffer para otimização.

Passo 2:

Calcula-se o gsV∆ para atender à excursão de tensão na saída, e escolhe-se o menor L admissível.

Passo 3:

Como ponto de partida, considere o OTA ideal e encontre a resposta ao degrau do circuito, que no exemplo é

( ) 1d

L

gmt

Co mv t V e

− = −

(6.45)

assuma que 2LIN ESTT T= e pela especificação do erro de estabilização ε, calcula-se o gmd pela fórmula

( )2ln Ld

EST

Cgm

Tε

= − (6.46)

Passo 4:

Calcula-se o Iomax pelas equações 6.43 e 6.44.

max2 o L

oEST

V CIT∆

= (6.47)

Passo 5:

Com os valores obtidos nas equações 6.46 e 6.47, calculam-se as dimensões dos transistores. Evidentemente, estas dimensões não são ótimas, podendo ser modificadas para reduzir o selew-rate e


72

conseqüentemente o consumo de potência. É importante observar que o parâmetro que controla o TLIN é a dimensão Wd dos transistores do par diferencial de entrada.

Passo 6:

Com o auxílio de um programa de simulação, aplique um degrau de tensão ( )inv t ao circuito, com amplitude alta suficiente para que haja máxima excursão de tensão na saída, e meça o tempo de estabilização real ESTT ′ . Repita este procedimento para vários valores de Wd (em torno do valor inicial), até obter-se o dW onde ESTT ′ é mínimo. Observe que a redução em ESTT ′ corresponde a diminuição de TLIN, pois TSR não varia com gmd. Isto permite reduzir o slew-rate e conseqüentemente a corrente Iomax , forçando EST ESTT T′ = ou seja,

max1 1

o o LEST EST

I V CT T

∆ = − ∆ ′ (6.48)

Observe que ∆Iomax pode ser negativa, significando que EST ESTT T′ > . Neste caso é necessário aumentar a corrente de polarização, para atender à especificação de tempo de estabilização.

Passo 7:

Calcula-se a nova corrente máxima de saída e a nova largura de canal do par diferencial de entrada.

max max maxo o oI I I′ = − ∆ (6.49)

max

max

od d

o

IW WI

′ =′

(6.50)

A equação 6.50 é necessária para manter gmd constante durante o escalonamento da corrente.

Passo 8:

Com o valor de maxoI ′ encontrado no passo 6, recalculam-se as dimensões dos transistores. Mede-se novamente o tempo de estabilização e verifica-se se atende à especificação. Caso positivo, o processo está terminado. Caso contrário, deve-se iniciar o passo 6 novamente, fazendo

max max

d d

o o

W WI I

′←′←

(6.51)

Ex: Considerando o circuito da Fig. 6.17, dimensionar um OTA em cascode regulado para uma carga capacitiva de 500fF, tempo de estabilização de 25ns com erro de 0.1% e excursão de sinal de 2V. O processo de integração utilizado possui 103pNk µ= , 35.6pPk µ= , 0.84

NTV V= , 0.734PTV V= − e

5ddV V= .

Passo 1: A estrutura escolhida é o amplificador buffer com carga capacitiva.

Vin(t)

CL

+

_

Vo(t)

Passo 2: Cálculo de gsV∆ pela equação 6.21:

2 5 4 0.734 0.84

356.5o gs

gs

V V

V mV

∆ = = − ∆ − −

∆ =

Passo 3: Cálculo de gmd pela equação 6.46:


73

( ) 15

9

2ln 0.001 500 10276.3

25 10dgm µ−

−

⋅= − =

⋅

Passo 4: Cálculo de Iomax pela equação 6.47:

15

max 9

2 2 500 10 8025 10oI Aµ

−

−

× × ⋅= =

⋅

Passo 5: Cálculo das dimensões dos transistores.

Com referência à estrutura da Fig. 6.6, assume-se que 13d biasI I= , 6 19d dI I= e 8 18d dI I= . Desta forma tem-se para as dimensões dos transistores:

TRANSISTOR W (µm) L (µm)

M1, M2 7.4 0.8

M11, M12, M17, M14,M13 9.8 0.8

M3, M4, M5, M6, M18, M20, M21 4.9 0.8

M7, M8, M19, M22, M23 14 0.8

M9, M10, M15, M16 28 0.8

Passo 6: Com o auxílio de um simulador, obtém-se 13.7ESTT ns′ = com 22dW mµ= . Pela equação 6.48 calcula-se

15max 9 9

1 1 2 500 10 3313.7 10 25 10oI Aµ−

− −

∆ = − × × ⋅ = ⋅ ⋅

Passo 7: Cálculo da nova corrente máxima de saída e da nova largura de canal do par diferencial de entrada, usando as equações 6.49 e 6.50.

6 6max 80 10 33 10 47oI Aµ− −′ = ⋅ − ⋅ =

6

66

80 10 22 10 37.447 10dW mµ

−−

−

⋅′ = × ⋅ =⋅

Passo 8: Redimensionamento dos transistores.

TRANSISTOR W (µm) L (µm)

M1, M2 37.4 0.8

M11, M12, M17, M14,M13 5.7 0.8

M3, M4, M5, M6, M18, M20, M21 2.9 0.8

M7, M8, M19, M22, M23 8 0.8

M9, M10, M15, M16 16.3 0.8

O novo tempo de estabilização medido é 24.8ESTT ns= , que satisfaz à especificação. A figura abaixo mostra a resposta do amplificador a um pulso de tensão na entrada.


74

Time

0s 20ns 40ns 60ns 80ns 100nsV(VOUT)

1.0V

2.0V

3.0V

4.0V

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