Inversores CMOS Assuntos - Faculdade de Engenharia da ...Secure Site...

Inversores CMOS

João Canas Ferreira

Universidade do PortoFaculdade de Engenharia

Março de 2012

Assuntos

1 Comportamento estático

2 Comportamento dinâmico

3 Cadeias de inversores

João Canas Ferreira (FEUP) Inversores CMOS Março de 2012 2 / 31

O inversor CMOS


Análise de primeira ordem

VOL = 0VOH = VDD

VM = f (Rn, Rp)


Construção da caraterística de transferência (1/2)

Fonte: [Rabaey03]


Construção da caraterística de transferência (2/2)

Fonte: [Rabaey03]


Curva de transferência do inversor CMOS

Fonte: [Rabaey03]


Operação do inversor CMOS

à Resumo das zonas de operação

Condição pMos nMos

A 0 6 Vin < VTn linear corteB VTn 6 Vin < VDD/2 linear saturaçãoC Vin = VDD/2 saturação saturaçãoD VDD/2 < Vin 6 VDD − |VTp| saturação linearE Vin > VDD − |VTp| corte linear

à IDD = |IDSp| = IDSn

Fonte: [Weste11]


Determinação do ponto de comutação VMà Condição para determinar VM ignorando modulação de canal:

knVDSATn

(VM − VTn −

VDSATn

2

)+ kpVDSATp

(VM − VDD − VTp −

VDSATp

2

)= 0

à Resolvendo para VM:

VM =

(VTn +

VDSATn2

)+ r(

VDD + VTp +VDSATp

2

)1 + r

em que

r =kpVDSATp

knVDSATn

Para valores elevados de VDD tem-se:

VM ≈r VDD

1 + rFonte: [Rabaey03]


Ganho g do inversor

à É necessário tomar em conta a modulação de canal.

g = −1

IDS(VM)

knVDSATn + kpVDSATp

λn − λp

g ≈ 1 + r(VM − VTn − VDSATn/2)(λn − λp)

Fonte: [Rabaey03]


Determinação de VIH e VIL

à Usando o modelo simplificada da curva de transferência:

VIH − VIL = −VOH − VOL

g=

−VDD

g

VIH = VM−VM

gVIL = VM+

VDD − VM

g

NMH = VDD − VIH NML = VIL

Fonte: [Rabaey03]


Assuntos





Atraso de propagação: fonte de correnteà Corrente média calculada como o valor médio (para VGS= VDD)de:

1 IDS(VDS= VDD) [saturação]2 IDS(VDS=VDD/2) [linear]

Fonte: [Rabaey03]

tpHL ≈12

CLVswing

Imed≈ CL

knVDD

com

Imed =kn

2(VDD − VTn)

2

(aproximação de canal longo)


Atraso de propagação: resistência equivalente

Fonte: [Rabaey03]

tpHL = f(Reqn, CL)

tpHL = 0,69 ReqnCL

tpLH = f(Reqp, CL)

tpLH = 0,69 ReqpCL


Cálculo de tpHL

à Resistência média para a variação de VDS(=Vout) entre VDDe VDD/2

Req =1

−VDD/2

∫ VDD

VDD/2

VIDSAT(1 + λV

dV

à Simplificando

Req ≈34

VDD

IDSAT

(1 −

79λVDD

)(aproximação ligeiramente diferente da apresentada anteriormente)

com IDSAT = k ′WL

((VDD − VT)VDSAT −

V2DSAT

2

)à Para tpHL:

tpHL = ln(2)ReqnCL = 0,69ReqnCL


Resposta transitória (simulação)

Fonte: [Rabaey03]

tp = 0,69 CLReqn + Reqp

2


Tempo de propagação em função de VDDà Usando λ = 0:

tpHL = 0,6943

CLVDD

IDSATn= 0,52

CLVDD

(W/L)nk ′nVDSATn(VDD − VTn − VDSATn/2)

(pontos a vermelho no gráfico)

Fonte: [Rabaey03]

à Simplificando ainda mais:

atraso independente de VDD

tpHL ≈ 0,52CL

(W/L)nk ′nVDSATn


Dimensões do inversor mais rápido

à Alargar pMOS beneficia tpLHmas degrada tpHL. (Porquê?)

à Cenário: inversor 1 ataca inversor 2 de iguais dimensões.Dimensões ótimas?

Fonte: [Rabaey03]

β =(W/L)p(W/L)n

=Wp

Wn

Ln

Lp=

Wp

Wn

βopt =

√r(

1 +Cw

Cdn1 + Cgn2

)à r: razão das resistências equivalentes de

transístores das mesmas dimensões

r = Reqp/Reqn

à Ignorando a capacidade da pista:

βopt ≈√

r


Determinação do β ótimoà Capacidade de carga do inversor 1 (que ataca inversor 2, igual):capacidades de dreno dos transístores do inversor 1 + capacidade de porta dostransístores do inversor 2 + capacidade da pista

CL = (Cdp1 + Cdn1) + (Cgp2 + Cgn2) + Cw

à Assumindo: Cdp1 ≈ βCdn1 e Cgp2 ≈ βCgn2

tp =0,69

2

((1 + β)(Cdn1 + Cgn2) + Cw

)(Reqn +

Reqp

β

)

tp = 0,345((1 + β)(Cdn1 + Cgn2) + Cw

)Reqn

(1 +

rβ

)à Para determinar β ótimo:

δtpδβ

= 0


Influência do tempo de subida da entrada

Fonte: [Rabaey03]

à tr: tempo de subida da forma de onda de entrada (10 %→ 90 %)à Fórmula empírica:

tpHL =√

t2pHL(step) + (tr/2)2


Assuntos





Cadeia de inversores

à Avaliação do atraso de propagação inserido em circuito

Fonte: [Rabaey03]

à Dado CL

I Número de andares ótimo para minimizar tempo de propagação?

I Como dimensionar os inversores?→ Determinar valores de W, com L = Lmin


Carga capacitiva do inversorà Assumir inversor equilibrado: cadeias de pull-up e pull-down de iguaiscaraterísticas

I resistências aproximadamente iguais: Reqn = Reqp

I tempos de subida/descida aproximadamente iguais: tpHL = tpLH

tp = 0,69Req(Cint + Cext)

à Rearranjando:

tp = 0,69ReqCint

(1 +

Cext

Cint

)= tp0

(1 +

Cext

Cint

)Cint capacidade intrínseca

Cext capacidade extrínseca: pistas e portas de outros transístores(fan-out)

tp0 atraso intrínseco (sem carga)


Relação entre tempo de propagação e dimensões

à Situação: inversor aumento de fator S: (largura W → S × Wref)à transístor mínimo equilibrado é o transístor “de referência”

Cint = S × Cintref e Req =Reqref

Sà Então:

tp = 0,69Reqref

S(S × Cintref)

(1 +

Cext

S × Cintref

)à Para inversor S vezes maior:

tp = 0,69 Reqref Cintref

(1 +

Cext

S × Cintref

)= tp0

(1 +

Cext

S × Cintref

)à tp0 é independente das dimensões do inversor


Fanout efetivo

à Parâmetro tecnológico γ:

Cint = γ Cgin

à Atualmente: γ ≈ 1

à Fan-out efetivo

f =CL

Cgin

à O atraso de propagação é uma função linear do fan-out efetivo

tp = tp0

(1 +

Cext

γ Cgin

)= tp0

(1 +

fγ

)


Dimensionamento para número fixo de inversoresà Para uma cadeia de N inversores:

I Equação do atraso tem N − 1 incógnitas: Cgin,2 a Cgin,N

à Para achar o atraso mínimo:

1 determinar N − 1 derivadas parciais em ordem a cada uma das incógnitas;

2 igualar todas as derivadas parciais a zero.

à Resultado:Cgin,j+1

Cgin,j=

Cgin,j

Cgin,j-1

Cgin,j =√

Cgin,j-1 Cgin,j+1

I Tamanho de cada inversor é a média geométrica dos vizinhos;I Cada andar tem o mesmo fan-out efetivo;I Cada andar tem o mesmo atraso.


Atraso mínimo e número de andares

à Na situação ótima:I Cada andar tem o mesmo fan-out efetivo fI f = S, o fator de escala entre dois andares vizinhos

à Para uma cadeia de N inversores:

f = N

√CL

Cgin,1=

N√

F

F é o fan-out efetivo global.

à O atraso mínimo pode ser calculado sem dimensionar os andares:

tp = N× tp0

(1 +

N√

Fγ

)


Número ótimo de andares

à Problema: Dados CL e Cin = Cgin,1, determinar o melhor f .

CL = F × Cin = f N × Cin com N =ln Flnf

à Diferenciar expressão de tpem ordem a N e igualar a zero.à Resultado:

γ+N√

F −N√

F × ln(F)N

= 0

Equivalentemente:f = e(1+γ/f)

à Para γ = 0, a solução é fácil:

f = e, logo N = ln(F)

à Para γ 6= 0, resolver numericamente (iterativamente).


Fanout efetivo ótimo (gráfico)

2.5

3

3.5

4

4.5

5

0 0.5 1 1.5 2 2.5 3

fopt

γ

à Para γ = 1, tem-se fopt = 3,6. Daqui pode-se determinar N.à Valor comum: f = 4.


Exemplo: Comparação de tempos de propagação

à Dimensionamento ótimo para N andares:

tptp0

= N×

(1 +

N√

Fγ

)

à Tabela de tp/tp0 para valores de F(dimensionamento ótimo para N indicado):

F N = 1 N = 2 Cadeia ótima

10 11 8,3 8,3100 191 22 16,51000 1001 65 24,810000 10001 202 33,1


Referências

à As figuras usadas provêm dos seguintes livros:

Rabaey03 J. M. Rabaey et al, Digital Integrated Circuits, 2ª edição,PrenticeHall, 2003.http://bwrc.eecs.berkeley.edu/icbook/

Weste11 N. Weste, D. Harris, CMOS VLSI Design, 4ª edição, PearsonEducation, 2011.http://www3.hmc.edu/~harris/cmosvlsi/4e/index.html


http://bwrc.eecs.berkeley.edu/icbook/

http://www3.hmc.edu/~harris/cmosvlsi/4e/index.html

Inversores CMOS Assuntos - Faculdade de Engenharia da ...Secure Site...

Documents

Transcript of Inversores CMOS Assuntos - Faculdade de Engenharia da ...Secure Site...