LEONARDO INSIGHT II / TAP-MM ASTEP - Conceitos básicos de teste © J. M. Martins Ferreira -...

LEONARDO INSIGHT II / TAP-MM ASTEP - Conceitos básicos de teste© J. M. Martins Ferreira - Universidade do Porto (FEUP / DEEC) 1

Conceitos básicos de testeJ. M. Martins FerreiraFEUP / DEEC - Rua dos Bragas4050-123 Porto - PORTUGALTel. 351-22-2041748 / Fax: 351-22-2003610([email protected] / http://www.fe.up.pt/~jmf)


Objectivos

• Enfatizar a importância do teste no ciclo global de desenvolvimento de um produto

• Introduzir os conceitos básicos de teste e projecto para a testabilidade

• Preparar o aluno para compreender em detalhe a arquitectura 1149.1 (IEEE Standard Test Access Port and Boundary-Scan Architecture)


Conteúdo

• Modelação de faltas e modelo ss@• Controlabilidade, observabilidade e testabilidade• Geração de vectores de teste para circuitos

combinatórios• Testabilidade e geração de testes em circuitos

sequenciais• Melhoria de testabilidade por soluções ad hoc• Abordagens estruturadas ao projecto para a

testabilidade


A importância do teste

• Sem teste não há produção• O custo do teste é muito elevado, mas o

custo de estratégias de teste insuficientes é ainda mais elevado

• Normas de teste disponíveis• Breve perspectiva histórica


Porquê modelos de faltas?

• Os defeitos físicos possíveis são muitos e o seu espectro muito variado

• Uma estratégia de teste eficiente requer que se limite a complexidade de considerar todas as causas possíveis de mau funcionamento

• Os modelos de faltas permitem uma representação abstracta de defeitos físicos (uma falta situa-se ao nível lógico, um defeito ao nível físico)


Atributos de um bom modelo de faltas• Simplicidade, para permitir procedimentos

eficientes de geração de vectores de teste• Cobertura de defeitos, para garantir que a

percentagem de componentes com defeito que escapam à detecção é aceitavelmente reduzida


O modelo de faltas ss@ (single-stuck at)• Trata-se de um modelo de faltas estruturais

com os seguintes atributos principais:– Apenas um nó de cada vez poderá ter uma falta

presente– Existem apenas duas faltas possíveis: s@0 and

s@1• A experiência mostrou que o modelo ss@

tem excelentes características no que respeita aos dois atributos referidos acima


Controlabilidade de um nó

Y

X

U?A

7404

1 2

U?A

7404

1 2

U?A

7432

1

23

U?A

7408

1

23A

B

C

F

A B C Contr. Y=1 A B C Contr. X=00 0 X - X X 0 -0 1 X X X 1 1 0 X -1 1 X -


Problemas devidos a baixa controlabilidade• A baixa controlabilidade dificulta a geração

de vectores de teste, porque:– O nosso primeiro passo para detectar uma falta

s@ consiste em tentar aplicar no nó correspondente o valor oposto ao da falta

– No caso de circuito integrado, o valor em qualquer nó só pode ser controlado a partir dos pinos de entrada (as entradas primárias do circuito)

• A baixa observabilidade, como veremos, tem consequências semelhantes


Observabilidade de um nó

Y

X

U?A

7404

1 2

U?A

7404

1 2

U?A

7432

1

23

U?A

7408

1

23A

B

C

F

A B C Observ. of Y A B C Observ. of XX X 0 - 0 0 X X X 1 0 1 X -

1 0 X 1 1 X


Testabilidade

• A testabilidade é uma medida combinada de controlabilidade e de observabilidade

• Uma testabilidade elevada facilita a geração de vectores e conduz a uma maior eficácia do teste

• Sendo assim, porque é que nem todos os circuitos têm boas características de testabilidade?


A notação D

• Foi usada no algoritmo D, introduzido por Paul Roth em meados dos anos 60

• D representa um valor lógico composto que resulta quando se tenta aplicar um 1 a um nó s@0 (/D representa a situação dual)Condição no nó Notação D Descrição

0/0 0 Nó sem falta e a 00/1 /D Nó s@1 ao qual pretendemos impor um 01/0 D Nó s@0 ao qual pretendemos impor um 11/1 1 Nó sem falta e a 1


O algoritmo D

• Aplicar no nó o valor lógico oposto ao da falta (0 se s@1 e 1 se s@0)

• Propagar o sinal de erro (D ou /D) até uma saída primária

• Justificar (de jusante para montante) os valores que possibilitam o percurso de propagação, até se chegar a uma combinação necessária nas entradas primárias (o vector de teste procurado)


Exemplo de geração de um vector

Y s@0A

B

C

F1/07404

1 2

7404

3 4

7432

1

23

7408

1

23

C

F

Y s@0A

B1/0

1

17404

1 2

7404

3 4

7432

1

23

7408

1

23

(a ) N ó Y s @0 . (b ) E x e r c i t a r a f a l t a (p a s s o 1 ) .

C

F

Y s@0A

B1/0

1

1

01/0

7404

1 2

7404

3 4

7432

1

23

7408

1

23

C

F

Y s@0A

B1/0

1

1

0

10

1/0

17404

1 2

7404

3 4

7432

1

23

7408

1

23

(c ) P r op a g a r a f a l t a (p a s s o 2 ). (d ) J u s t i fi ca r a f a l t a (p a s s o 3 ).


O caso das faltas não detectáveis

B F

A Y s@0

7404

1 2

7404

3 4

7432

1

23

7408

1

23

Y s@01A

1/0FB

1

7404

3 4

7432

1

23

7408

1

23

7404

1 2

(a ) N ó Y s @0 . (b ) E x er ci t a r a f a l t a .

F

0

B

Y s@01

1/0

A

17404

1 2

7404

3 4

7432

1

23

7408

1

23

1

1

0

1/0

Y s@0A

FB

1

0

7432

1

23

7404

3 4

7404

1 2

7408

1

23

(c) P r op a g a r a f a l t a (t en t a t i v a ) . (d ) J u s t i fi ca r a fa l t a ( i m p os s í v e l ) .


Retroceder (backtracking) na procura de uma falta

B

Y s@0A

F

7404

1 2

7404

3 4

7432

1

23

7432

1

23

B1/0

A

0

1 Y s@0

F

0

1

0

7404

1 2

7432

1

23

7404

3 4

7432

1

23

(a ) N ó Y s @0 . (b ) P r i m e i r a t en t a t i v a ( i m p os s í v e l ) .0 Y s@0

B1

0

A

1/0F

1/0

7404

3 4

7404

1 2

7432

1

23

7432

1

23

1

B

Y s@0

1

0

1

A

F

0

1/0

1/07432

1

23

7404

3 4

7404

1 2

7432

1

23

(c) E s co l h a a l t e r n a t i v a . (d ) P r op a g a çã o e j u s t i fi ca çã o .


Geração de testes para circuitos sequenciais• A aplicação

directa do algoritmo D conduz apenas às entradas e saídas do bloco combinatório, não necessariamente às entradas ou saídas primárias

+5 V

+5 V

+5 V

Bloco combinatório

Saída para opróximoestado

Entradaprimária

Saídaprimáriadocircuito

X s@0(1/0)1

1


X0 0

Y

CLK

F=1/0

A

7432

1

23

7474

D2

CLK3

Q5

Q6

PR4

CL1

7408

4

56

7474

D12

CLK11

Q9

Q8

PR10

CL13

7408

1

23


Geração de testes - passo 1

+ 5 V

+ 5 V

+ 5 V

X s@0(0/0)

1

00

11

Bloco combinatório



YSaída para opróximoestado

1

1

0

0

1

CLK

F=1

A

7 4 0 8

1

23

7 4 0 8

4

56

7 4 7 4

D2

C L K3

Q5

Q6

PR

4C

L1

7 4 7 4

D1 2

C L K11

Q9

Q8

PR

10

CL

13

7 4 3 2

1

23

Este é o estado inicial do circuito, onde seassume que ambos os FF D têm assaídas em 0. A detecção não é possívelporque a falta não foi activada e não foiestabelecido nenhum percurso depropagação.

F

CLK

A



+ 5 V

+ 5 V

+ 5 V

X s@0(0/0)

0

01

10

Bloco combinatório




1

0

0

1

1

CLK

F=0

A=1

7 4 0 8

1

23

7 4 0 8

4

56

7 4 7 4

D2

C L K3

Q5

Q6

PR4

CL1

7 4 7 4

D1 2

C L K11

Q9

Q8

PR10

CL13

7 4 3 2

1

23

O primeiro impulso de relógio é aplicado,com A em 1, levando o circuito para umnovo estado, no qual a activação da faltaainda não tem lugar. No entanto, e comoa entrada inferior do OU já se encontraem 0, a propagação do sinal de erro jáseria possível.

CLK

A

F



+ 5 V

+ 5 V

+ 5 V

X s@0(0/0)

0

11

00

Bloco combinatório




0

0

1

1

1

CLK

F=1/0

A=1

7 4 0 8

1

23

7 4 0 8

4

56

7 4 7 4

D2

C L K3

Q5

Q6

PR4

CL1

7 4 7 4

D1 2

C L K11

Q9

Q8

PR10

CL13

7 4 3 2

1

23

O segundo impulso de relógio, com A em1, é aplicado e conduz o circuito para umnovo estado, no qual a detecção da faltajá é possível (por garantir a activação dafalta e a propagação do sinal de erro).

F

CLK

A

fault-free

X s@0


A complexidade do caso geral é no entanto muito superior, porque...• O algoritmo D não conduz necessariamente

às entradas e saídas primárias• É necessário conhecermos o diagrama de

transição de estados do circuito• A falta pode afectar o diagrama de

transição de estados, caso em que a determinação da sequência pretendida nas entradas primárias se torna ainda mais difícil


Considere-se o exemplo de Y s@0...

0

1

1

3

2

1

0

0

0

0 1

Q1,Q0=00

1

01

10

11

0,1

3

2

1

0

0

Q1,Q0=00

Os estados 1 e 3(Q0=1) estãoagora inacessíveis

1

01

10

11

Diagrama de estados sem faltas. Diagrama de estados com Y s@0.


Melhoria de testabilidade por métodos ad hoc

• Regras de projecto ou correcções posteriores, com o objectivo de minimizar os problemas de geração de vectores de teste

• Principais desvantagens:– Nem sempre são reutilizáveis– A testabilidade depende largamente do tipo de

circuito


Algumas regras ad hoc de projecto para a testabilidade• Particionar contadores para evitar um número

muito elevado de impulsos de relógio, até se chegar à combinação pretendida nas saídas

• Incluir linhas de reinicialização a 0 e a 1 (síncronas e assíncronas)

• Particionar os circuitos mais complexos e acrescentar entradas e saídas específicas para a controlabilidade e observabilidade de nós internos


Metodologias estruturadas de projecto para a testabilidade• Estas metodologias (DfT, Design for Testability)

têm por objectivo garantir que podemos levar um circuito até um dado estado, num número fixo (e reduzido) de impulsos de relógio

• Existem desvantagens?– As regras de projecto (de facto, trata-se mais de um

estilo de projecto) têm que ser aceites pelo projectista– Área de silício adicional, maior número de pinos e

maiores tempos de propagação… serão um custo adicional?


O princípio de projecto com varrimento (scan design)• O princípio do

projecto com varrimento consiste em inserir um multiplexador de 2:1 entre a entrada de cada FF D e a lógica a ela ligada

+5 V

+5 V

+5 V

+5 V

+5 V

+5 V

2:1 mux

10

2:1 mux

10

2:1 mux

10

Estadoactual Estado

seguinte

Estadoactual

Estadoactual

Estadoseguinte

Estadoseguinte

Modo deTeste

Modo deTeste

Saída série(scan out)

Modo deTeste

Entrada série(scan in)

Relógio(CLOCK)

Modo deTeste

U1B7474

D12

CLK11

Q9

Q8

PR10

CL13

U1A7474

D2

CLK3

Q5

Q6

PR4

CL1

U2A7474

D2

CLK3

Q5

Q6

PR4

CL1


Vantagens do projecto com varrimento (controlabilidade)• Problema: Algumas das entradas do bloco

combinatório não são directamente controláveis, porque provêm das saídas dos FF D (são os nós que definem o estado actual)

• Solução: Os FF com varrimento (scan FF) permitem a controlabilidade directa das suas saídas através de um procedimento simples, com um número fixo de impulsos de relógio


Melhoria de controlabilidade por projecto com varrimento (1)

+5 V

+5 V

+5 V

+5 V

+5 V

+5 V

2:1 mux

Modo deTeste

10

2:1 mux

10

2:1 mux

10

Estadoactual Próximo

estado

Próximoestado

Próximoestado

Estadoactual

Estadoactual

1

0

0

0

1

Modo deTeste

Modo deTeste

0

Saídasérie

RelógioEntradasérie

Modo deTeste

0 1

1

U1A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1B7474

D12

CLK11

Q9

Q8

PR10

CL13

U2A7474

D2

CLK3

Q5

Q6

PR4

CL1

Uma vez que o sinal Modo de Teste estáem 0, cada ciclo de relógio aplicadonestas condições teria por efeitotransferir para as saídas dos FF D osvalores presentes nos nós de estadoseguinte.



+5 V

+5 V

+5 V

+5 V

+5 V

+5 V

0

1

1

02:1 mux

?

?

1

1

0

2:1 mux

0

?

2:1 mux

0

Estadoactual

Estadoactual

Estadoactual

Modo deTeste

Modo deTeste

Modo deTeste

Próximoestado

Próximoestado

Próximoestado

Saídasérie


Modo deTeste

1 1

0

U2A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1B7474

D12

CLK11

Q9

Q8

PR10

CL13

O sinal Modo de Teste está em 1 e os FF Dreconfigurados como um registo dedeslocamento. O primeiro ciclo de relógiofará com que o conteúdo dos FF D sejadeslocado uma posição “para cima” e irátransferir o valor presente na Entrada Sériepara a saída do primeiro FF D na cadeia. Osvalores presentes em cada nó são os queresultam da aplicação do primeiro ciclo derelógio, com a Entrada Série em 1.



+5 V

+5 V

+5 V

+5 V

+5 V

+5 V

0

1

1

02:1 mux

?

?

1

1

1

2:1 mux

0

?

2:1 mux

0

Estadoactual

Estadoactual

Estadoactual

Modo deTeste

Modo deTeste

Modo deTeste

Próximoestado

Próximoestado

Próximoestado

Saídasérie


Modo deTeste

1 1

0

U2A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1B7474

D12

CLK11

Q9

Q8

PR10

CL13

Os valores apresentados são aqueles queresultam da aplicação do segundo ciclo derelógio, mantendo em 1 a Entrada Série.Repare-se que o estado em que o circuitoinicialmente se encontrava está a serdeslocado para o exterior, à medida que onovo estado é deslocado para o interior.



+5 V

+5 V

+5 V

+5 V

+5 V

+5 V

1

1

1

02:1 mux

?

?

1

0

1

2:1 mux

0

?

2:1 mux

0

Estadoactual

Estadoactual

Estadoactual

Modo deTeste

Modo deTeste

Modo deTeste

Próximoestado

Próximoestado

Próximoestado

Saídasérie


Modo deTeste

1 0

1

U2A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1B7474

D12

CLK11

Q9

Q8

PR10

CL13

O último ciclo de relógio foi agoraaplicado com a Entrada Série em 0, demodo que o estado actual do circuitopassou a ser 110, tal como se pretendia.Três ciclos de relógio foram necessáriospara levar o circuito até este estado,uma vez que este número é igual aonúmero de FF D presentes.



+5 V

+5 V

+5 V

+5 V

+5 V

+5 V

2:1 mux

Modo deTeste

10

2:1 mux

10

2:1 mux

10


estado

Próximoestado

Próximoestado

Estadoactual

Estadoactual

1

1

0

?

?

Modo deTeste

Modo deTeste

?

Saídasérie


Modo deTeste

0 X

1

U1A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1B7474

D12

CLK11

Q9

Q8

PR10

CL13

U2A7474

D2

CLK3

Q5

Q6

PR4

CL1

O estado pretendido foi atingido e o sinalModo de Teste voltou a ser colocado em0. Cada nó de estado seguinte está umavez mais ligado à entrada do FF Drespectivo e é definido pela lógicacombinatória, de acordo com o valor dasentradas primárias e do estado actual(110) do circuito.


Vantagens do projecto com varrimento (observabilidade)• Problema: Algumas das saídas do bloco

combinatório não são directamente observáveis, porque constituem entradas dos FF D (são os nós que definem o estado seguinte)

• Solução: Os FF com varrimento permitem a observabilidade directa das suas entradas através de um procedimento simples, com um número fixo de impulsos de relógios


Melhoria de observabilidade por projecto com varrimento (1)

+5 V

+5 V

+5 V

+5 V

+5 V

+5 V

2:1 mux

Modo deTeste

10

2:1 mux

10

2:1 mux

10


estado

Próximoestado

Próximoestado

Estadoactual

Estadoactual

1

0

0

0

1

Modo deTeste

Modo deTeste

0

Saídasérie


Modo deTeste

0 1

1

U1A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1B7474

D12

CLK11

Q9

Q8

PR10

CL13

U2A7474

D2

CLK3

Q5

Q6

PR4

CL1

As condições iniciais do circuito são asmesmas que no exemplo anterior, sendoo estado actual 100. Os multiplexadoresde 2:1 têm o seu sinal de controlo, Modode Teste, em 0 e estão portanto em“modo transparente” (à excepção domaior tempo de propagação, o circuitocomporta-se como se não estivessempresentes quaisquer técnicas de projectopara a testabilidade).



+5 V

+5 V

+5 V

+5 V

+5 V

+5 V

2:1 mux

Modo deTeste

10

2:1 mux

10

2:1 mux

10


estado

Próximoestado

Próximoestado

Estadoactual

Estadoactual

0

0

1

?

?

Modo deTeste

Modo deTeste

?

Saídasérie

Entradasérie

Modo deTeste

0 X

0

Relógio

U1A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1B7474

D12

CLK11

Q9

Q8

PR10

CL13

U2A7474

D2

CLK3

Q5

Q6

PR4

CL1

Os valores presentes em cada nó são osque se seguem à aplicação do primeirociclo de relógio. Uma vez que o sinalModo de Teste continua em 0, os valorestransferidos para as saídas dos FF D sãoos que estavam presentes nos nós deestado seguinte, definidos pelas saídas(internas) do bloco combinatório.Repare-se que o valor presente na SaídaSérie é agora o primeiro bit que sepretende deslocar para o exterior.



+5 V

+5 V

+5 V

+5 V

+5 V

+5 V

0

1

1

02:1 mux

?

?

1

X

1

2:1 mux

0

?

2:1 mux

0

Estadoactual

Estadoactual

Estadoactual

Modo deTeste

Modo deTeste

Modo deTeste

Próximoestado

Próximoestado

Próximoestado

Saídasérie


Modo deTeste

1 X

0

U2A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1B7474

D12

CLK11

Q9

Q8

PR10

CL13

O sinal Modo de Teste foi agora colocadoem 1 e os valores presentes em cada nósão os que se seguem à aplicação dosegundo ciclo de relógio. Uma vez que osFF D estão agora reconfigurados comoum registo de deslocamento, os nós deestado actual viram o seu conteúdodeslocado uma posição “para cima” e osegundo bit foi deslocado para o exterior.



+5 V

+5 V

+5 V

+5 V

+5 V

+5 V

1

1

1

02:1 mux

?

?

1

X

X

2:1 mux

0

?

2:1 mux

0

Estadoactual

Estadoactual

Estadoactual

Modo deTeste

Modo deTeste

Modo deTeste

Próximoestado

Próximoestado

Próximoestado

Saídasérie


Modo deTeste

1 X

1

U2A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1B7474

D12

CLK11

Q9

Q8

PR10

CL13

Os valores agora presentes nos nós são osque se seguem à aplicação do terceiro (eúltimo) ciclo de relógio. O último bit (o queestá mais à direita na combinação queestava inicialmente presente nos nós deestado actual, 001) foi agora deslocado parao exterior. Repare-se que foram necessáriosapenas dois ciclos de relógio, depois de osinal Modo de Teste ter sido colocado em 1,já que o primeiro bit a deslocar para oexterior fica logo presente na Saída Série.



+5 V

+5 V

+5 V

+5 V

+5 V

+5 V

2:1 mux

Modo deTeste

10

2:1 mux

10

2:1 mux

10


estado

Próximoestado

Próximoestado

Estadoactual

Estadoactual

1

X

X

?

?

Modo deTeste

Modo deTeste

?

Saídasérie


Modo deTeste

0 X

1

U1A7474

D2

CLK3

Q5

Q6

PR4

CL1

U1B7474

D12

CLK11

Q9

Q8

PR10

CL13

U2A7474

D2

CLK3

Q5

Q6

PR4

CL1

O circuito é trazido de novo para o modo defuncionamento normal, por colocação em 0do sinal Modo de Teste. O estado actual foimodificado de acordo com os valoresdeslocados para as saídas dos FF D e oestado seguinte é agora definido de acordocom o novo valor do estado actual. Repare-se no entanto que o estado inicial do circuitopoderia ter sido mantido, se a Saída Série ea Entrada Série tivessem sido ligadas entresi e um quarto ciclo de relógio aplicado,antes de se repor o sinal Modo de Teste a 0.


A eventual sobrecarga de teste (overhead)• Maior tempo de propagação (multiplexadores

de 2:1), área de silício adicional e mais pinos, mas não necessariamente maior custo

• Os benefícios inerentes à maior facilidade na geração e aplicação de testes são difíceis de quantificar

• Troca-se liberdade de projecto por testabilidade, mas podemos também considerar o projecto com varrimento parcial como solução intermédia

LEONARDO INSIGHT II / TAP-MM ASTEP - Conceitos básicos de teste © J. M. Martins Ferreira -...

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