Lógica Programável

PTC2527 – EPUSP - 2006

Guido Stolfi

2

Especializações dos Circuitos Lógicos

CPU

RAM

ROM

A/D

D/A

POWER PERIFÉRICOS

“GLUE LOGIC”

3

Lógica Discreta (SSI - MSI)

• Baixa Densidade

• Alto Consumo

• Baixa Confiabilidade

• Baixo Desempenho

• Diversidade de Ítens em Estoque

4

Consumo, Desempenho, Confiabilidade

Materiais diferentes

Soldas

Terminal TerminalLógica BufferBuffer

ElementosParasíticos

5

Lógica Integrada "Custom" (LSI)

• Alto Custo Inicial

• Longo Tempo de Desenvolvimento

• Projeto inalterável a posteriori

• Fornecedor único

6

Lógica Programável

• Alta Velocidade• Alta Densidade• Baixo Consumo• Facilidade de Projeto• Baixo "Time to Market"• Possibilidade de Alterações Posteriores

no Projeto• Inviolabilidade do Projeto

7

Dispositivos de Lógica Programável (PLD)

• PROM (Programmable Read-Only Memory)• PAL (Programmable Array Logic)• EPLD (Eraseable Programmable Logic Device)• EEPLD (Electrically Eraseable PLD)• CPLD (Complex PLD)• FPGA (Field Programmable Logic Array)

8

Lógica com Memórias PROM

Entradas(Endereços)

Saídas(Dados)

PROM

• Tabela Verdade

9

Estrutura de uma PROM

Matriz AND(Fixa)

Matriz OR(Programável)

Entradas

Saídas

10

Estrutura de uma PAL

Matriz OR(Fixa)

Matriz AND(Programável)

Entradas

Saídas

11

Bloco Lógico de uma PAL Combinatória

Saída

Realimentação

Entradas

12

PAL Sequencial (c/ Flip-Flop)

13

Elemento Programável com Fusível (PAL)

Elemento Programável com MOSFET de Porta Flutuante (EPLD)

15

Elemento Programável com RAM (FPGA)

16

Topologia (“Floorplan”) de um Dispositivo de Lógica Programável

17

Célula Lógica de uma EPLD

18

Bloco de Entrada / Saída de uma EPLD

19

Interconexões entre Blocos

20

EPLD de Alto Desempenho

21

EPLD x FPGA

• Vantagens da EPLD• Não volátil (Pronta ao ligar)• Segurança do projeto• Imunidade a interferências

• Vantagens da FPGA• Maior densidade• Menor custo (fabricação e teste)• Maior flexibilidade

22

FPGA com Blocos de Memória RAM

23

Bloco Lógico de uma FPGA

24

Bloco de E/S de uma FPGA

25

Terminação para E/S Desbalanceada

26

Padrões de Interfaces Digitais

Tipo VCC (V) VREF (V) VTT (V) RS () RT

LVCMOS 3.3 1.5 - - -

LVCMOS18 1.8 0.9 - - -

HSTL 1.5 0.75 0.75 0 50

SSTL3 3.3 1.5 1.5 25 50

SSTL2 2.5 1.25 1.25 25 50

GTL - 0.8 1.2 0 50

GTL+ - 1.0 1.5 0 50

LVDS 2.5 - - 100 100

27

Terminação Balanceada (LVDS)

28

Roteamento de Sinais na FPGA

29

Distribuição de Clock

30

Retardo Zero com Delay Lock Loop (DLL)

31

Modelo de Atrasos de Propagação

32

Atrasos Internos (Modo Combinatório)

33

FPGA de Alto Desempenho

34

Roteamento de Alto Desempenho

35

Interface Serial Gigabit (1 ~10 Gb/s)

Ferramentas de Desenvolvimento para PLD's

Captura de Diagramas Esquemáticos (Interface Gráfica)

Linguagem de Descrição de Hardware (Texto)

Simuladores

ISP (In System Programming)

37

Interface JTAG – Joint Test Action Group

38

Tendências para Lógica Programável

Alta Complexidade ( > 1Milhão de Portas) Alta Velocidade (Clocks > 300 MHz) Integração de Macroblocos (RAM, PLL, DSP,

CPU, Multiplicadores, ALUs, etc.) Diversos Padrões de I/O (LVCMOS, GTL, LVDS,

etc.) Interfaces seriais (Gigabit, RocketIO, etc.) Programação por Setores Atualização Remota do Hardware

Uso de Lógica Programável no Ciclo de Vida de um Projeto

Protótipo (PLD)

Cabeça de Série (PLD)

Série Piloto (PLD)

Pequenas Quantidades (PLD)

Médias Quantidades (PLD)

Grandes Quantidades (Custom LSI)