Melhoria dos MØtodos de Caracterizaçªo de Produto em...

Faculdade de Engenharia da Universidade do Porto

Licenciatura em Engenharia Electrotécnica e de Computadores

Melhoria dos Métodos de Caracterização de Produto em Módulos SDRAM

Infineon Technologies, Fabrico de Semicondutores, SA Relatório no âmbito da disciplina de �Projecto, seminário e trabalho de fim de curso�

Licenciatura em Engenharia Electrotécnica e de Computadores - 2006

Cecília Patrícia da Cunha Magalhães

Orientador na FEUP: Prof. Doutor José Martins Ferreira

Orientador na Infineon: Engenheiro Pedro Rio

Julho 2006

Melhoria dos métodos de caracterização de produto em módulos SDRAM

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Para a minha família


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Resumo

O projecto deste estágio insere-se no departamento de Engenharia de Produto da Infineon Technologies do Porto, que tem como principal tarefa acompanhar os resultados de teste das wafers, dos componentes e dos módulos. Na presença de falhas, é responsável pela identificação e caracterização das mesmas rapidamente, de modo a corrigir o problema, evitando assim perdas económicas consideráveis.

O estágio tem como objectivo a melhoria dos métodos de caracterização existentes na área dos módulos. Neste sentido, foram feitas várias propostas para resolução do problema, que decorreram da avaliação dos dados de teste disponíveis e originais, assim como de uma análise aprofundada das ferramentas e tecnologias existentes. Da primeira avaliação resultou um documento comparativo, disponível em anexo.

Uma das soluções foi a proposta de aquisição de um equipamento, para o laboratório, que efectua a leitura de dados relativos à origem dos chips usados nos módulos (dados de Front-end), muitas vezes necessários para detectar a traceability dos problemas. Este equipamento foi adquirido e já foi posto em produção tendo reduzido o tempo de leitura desses dados em 93%. Por consequência reduziu o tempo de resposta dos laboratórios ao departamento de Engenharia de Produto e a outros, pendentes desta informação.

A outra solução implementada passou pelo desenvolvimento de um protótipo, para ser usado na monitorização dos módulos. Este protótipo foi sentido como necessário, de forma a explorar os resultados de teste relativos aos componentes que compõem os módulos, não existindo mais nenhuma ferramenta disponível para esse efeito.

A ferramenta denominada MEMAC, Memory Module All Chip Analyser, foi desenvolvida de acordo com o documento de especificação elaborado disponível em anexo. Entre as suas principais funcionalidades apontam-se indicadores fornecidos para as mais variadas análises, que facilitam no seu conjunto o processo de correlação das falhas existentes com problemas dos equipamentos de teste, com problemas de assemblagem, problemas nas versões de teste dos componentes e problemas relativas ao FE (Front-end) dos chips usados entre outros. Após identificada a correlação a falha encontra-se caracterizada, pelo que são tomadas medidas correctivas.

As vantagens desta ferramenta foram comprovadas com a elaboração de case studies, que surgiram da aplicação prática a casos reais.

O MEMAC resultou em grandes benefícios para o departamento de PE (Product Engineering), dado que diminui o tempo de resposta face a problemas, em cerca de meio dia, se a análise necessária se referir a simular todas as correlações possíveis enunciadas antes. Esse tempo de resposta, pode ainda variar em alguns tipos de falhas, sendo que é dispensável a análise aprofundada da falha por parte do laboratório, libertando desta forma os recursos do mesmo.

A maior eficiência e independência do departamento, permitirá que os lotes detectados com problemas tenham disposições mais rápidas, e evita a proliferação do mesmo problema por outros lotes, influenciando directamente os benefícios económicos da empresa.


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Abstract

This internship project was done in the product engineering department in the Porto site of the Infineon Technologies and its major task was to oversee the test results from the wafers, components and memory modules. When a fail is detected this department is expected to identify and deliver a complete characterization of the fail in order to correct the root problem as fast as possible, avoiding important economic losses.

The internship objective was to find ways to improve the several fail characterization methods in use at the module area inside the product engineering department. Based in the test data analysis and a profound study of the tools and technologies in use several proposals to solve key problems in the area were done. From this evaluation a document has been written and is available in this report.

On of the proposals was to buy one additional equipment to the laboratory which function is to read data about the origin of the chips used in the modules (front-end data).This data is of foremost importance to the problem traceability. At this point the equipment has already been acquired and put in full production use and the time required to read the data was reduced in 93%. As a result the laboratory response time to the department requests was strongly reduced.

Other implemented solution was the development of the prototype of a software used in the module monitoring. The need of this software was felt as there was no other tool available to explore the test results concerning the components present in the modules.

This tool named MEMAC, Memory Module All Chip Analyzer, was developed to implement the specification document. Its main functionality is to provide indicators on the several analyses performed which facilitate the process of correlating fails with existing problems in the test equipment, assembly problems, test software versions and FE (Front-end) problems among other possible correlations. After identifying the correlation the fail is completely characterized and corrective measures are taken.

The MEMAC advantages were proved by the elaboration of several case studies based on real production data.

As a result the Product Engineering (PE) department is now able to answer any requests in about half a day if the necessary analysis needs to simulate all the possible correlations previously written. Other big MEMAC advantage is that in the presence of some fail groups there is no need to interact with the laboratory, therefore minimizing the requirements imposed on this department.

The improved response enabled by MEMAC facilitates a quicker reaction to solve the problem in the affected lots and avoids the proliferation of the fail to other lots which improves the economic results of the company.


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Agradecimentos

Queria agradecer a todos os elementos do grupo EPA da Infineon Technologies Porto que contribuíram para que este estágio fosse um sucesso, principalmente ao engenheiro João Vaz e ao meu orientador engenheiro Pedro Rio da equipa de módulos que estiveram activamente envolvidos no projecto de estágio, contribuindo sempre com o seu apoio, disponibilidade e conhecimentos.

Queria agradecer ao meu orientador da FEUP, professor José Martins Ferreira, que foi maior responsável pelo meu contacto com a entidade de estágio, assim como pela sua orientação e experiência demonstrada ao longo do estágio.

Um agradecimento aos meus amigos, pela enorme paciência demonstrada, um muito especial para o meu querido namorado Luis Santos pelo seu sempre incentivo e por ter sido ao longo deste percurso o farol que me orientou nos momentos mais difíceis.

Queria agradecer a toda a minha família, pais, irmãos e sobrinhos pelo amor e apoio incondicional sem os quais não estaria aqui agora.


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Lista de acrónimos, abreviaturas e símbolos

Abreviatura Descrição

ADDRESSFAIL Código do endereço da falha

AO Assembly operations

APT Application test

APT Application test

BE Back-end

BOC Board on chip

CHIPNUMBER Posição do chip a partir do qual se lê o chip ID

CMOS Complementary Metal Oxide Semiconductor

COMPFAIL Código do componente em falha

DIMM Dual in-line memory module

DIP Dual in line packages

DQ Memory Data bus pin

DRAM Dynamic Random Access memory

DWH TEST Data Ware House Test

EBS Engineering Base System

EPA Engineering Product Analysis

ESD ElectroStatic Discharge

FBGA Fine ball grid array

FE Front-end

IC Integrated circuits

IEEE Institute of Electrical and Electronics Engineers

IFPT Infineon Porto

IFX Infineon

JEDI Joint Extraction and Data collection Interface

LPC Lean Production Control data base

MCP Multi-chip-package

MEMAC Memory modules all chip analyzer

MP Memory products

MTA Milestone trend analysis

NC Non conformity


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O3L One oven one lot, burn in mode

PCB Printed circuit board

PE Product Engineering

PMT Process module team

QC Quality conformity

QDS Quality data system

RAM Random Access memory

RBL Redundant bit line

RWL Redundant word line

SDRAM Synchronous Dynamic Random Access Memory

SDRAM-DDR Synchronous dynamic random access memory � double data rate

SDRAM-DDR2 Synchronous dynamic random access memory � double data rate 2

SDRAM-DDR3 Synchronous dynamic random access memory � double data rate 3

SDRAM-SDR Synchronous dynamic random access memory � Single data rate

SIMM Single in-line memory module

SMD Surface mount devices

SMT Surface mount technology

TBL Test before load

TCM Test Coverage Monitor

TDL Test during load

THT Trough hole technology

TO Test operations

TSOP Thin Small-Outline Package

USG Ultrasonic generator

V.M. Visual & mechanical inspection

Wafer Agregação de circuitos integrados, os quais vão resultar em chips independentes

WLA Worst lot automated, burn in mode

WLF Worst lot flexible, burn in mode


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Índice

1 Introdução......................................................................................................................................1 1.1 Apresentação da Infineon Technologies Porto .................................................................................1 1.2 Projecto de estágio na IFPT ............................................................................................................1 1.3 Estudo e desenvolvimento do projecto.............................................................................................2 1.4 Organização e Temas Abordados no Presente Relatório..................................................................3

2 Análise do problema ......................................................................................................................4 2.1 Descrição .......................................................................................................................................4 2.2 Plano de trabalhos ..........................................................................................................................5

3 Fabrico de semicondutores na Infineon Technologies ....................................................................7 3.1 Fundamentos de semicondutores....................................................................................................8

3.1.1 Memórias SDRAM........................................................................................................ 8 3.1.2 Funcionalidade das memórias......................................................................................10

3.2 Front-end......................................................................................................................................11 3.2.1 Desenvolvimento de wafers virgens .............................................................................11 3.2.2 Desenvolvimento eléctrico da wafer .............................................................................11 3.2.3 Processo de dopagem.................................................................................................13 3.2.4 Movimentação de electrões por difusão e deriva ..........................................................14 3.2.5 Teste da wafer ............................................................................................................14

3.3 Back-end ......................................................................................................................................15 3.3.1 Packages de componentes..........................................................................................16 3.3.2 Salas limpas................................................................................................................18 3.3.3 Processo de fabrico de componentes...........................................................................18 3.3.4 Processo de fabrico de módulos ..................................................................................27

4 Revisão Tecnológica....................................................................................................................30 4.1 Ferramentas existentes.................................................................................................................30

4.1.1 Monitorização no teste da wafer...................................................................................30 4.1.2 Monitorização nos componentes..................................................................................31 4.1.3 Monitorização nos módulos..........................................................................................34

5 Soluções consideradas ................................................................................................................43

6 Soluções implementadas .............................................................................................................45 6.1 Chip ID Reader .............................................................................................................................45 6.2 Protótipo baseado em dados do AllChipData .................................................................................46

6.2.1 Correlação de falhas funcionais com outro tipo de falhas..............................................46 6.2.2 Tecnologias consideradas ...........................................................................................48 6.2.3 Descrição do MEMAC .................................................................................................49 6.2.4 Especificação do MEMAC............................................................................................51

7 Desenvolvimento do MEMAC.......................................................................................................52 7.1 Base de dados..............................................................................................................................52 7.2 Funcionalidades previstas .............................................................................................................58

7.2.1 Módulo de aquisição de dados.....................................................................................58 7.2.2 Módulo de processamento de dados............................................................................59 7.2.3 Interface do utilizador ..................................................................................................59

7.3 Funcionalidades não previstas.......................................................................................................62 7.3.1 Módulo de processamento de dados............................................................................62


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7.3.2 Interface do utilizador ..................................................................................................62 7.4 Testes ..........................................................................................................................................64

8 Avaliação de Resultados..............................................................................................................65 8.1 Chip ID Reader .............................................................................................................................65 8.2 Case studies desenvolvidos a partir do MEMAC ............................................................................67

8.2.1 Análise do ChipID........................................................................................................68 8.2.2 Análise para a distribuição de falhas por lado da PCB ..................................................70 8.2.3 Análise para a localização dos chips na PCB ...............................................................70 8.2.4 Análise sobre a versão de componentes ......................................................................72 8.2.5 Indicador de robustez estatística dos dados disponíveis no equipamento......................73

9 Conclusões e perspectivas de trabalho futuro ..............................................................................74

Bibliografia........................................................................................................................................76

ANEXO A: Descrição dos ficheiros originais e tabelas resultantes de teste

ANEXO B: Especificação de requisitos do MEMAC


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Índice de Figuras

Figura 1 � Milestone Trend Analysis ............................................................................................................. 5 Figura 2 � Memória 512M D11 .....................................................................................................................10 Figura 3 � Digrama de blocos de uma memória ...........................................................................................10 Figura 4 � Lingote laminado .........................................................................................................................11 Figura 5 � Ciclo representativo do desenvolvimento da wafer .....................................................................11 Figura 6 � Processo de fotolitografia.............................................................................................................12 Figura 7 - Dopagem.......................................................................................................................................13 Figura 8 � Thin Small Outline Package .........................................................................................................16 Figura 9 � Board on chip ...............................................................................................................................16 Figura 10 � Wafer após corte.........................................................................................................................19 Figura 11 � Wire bonding...............................................................................................................................20 Figura 12 � Molde..........................................................................................................................................20 Figura 13 � BOC die attach ...........................................................................................................................22 Figura 14 � BOC Molding .............................................................................................................................22 Figura 15 � BOC solder ball attach................................................................................................................22 Figura 16 � Operações de testes dos componentes ........................................................................................24 Figura 17 � Curva da banheira .....................................................................................................................25 Figura 18 � Equipamentos de teste de componentes.....................................................................................26 Figura 19 � Processo de fabrico de módulos .................................................................................................27 Figura 20 � Paste printing..............................................................................................................................27 Figura 21 � PCBs populadas .........................................................................................................................28 Figura 22 � Módulo de memória ...................................................................................................................28 Figura 23 � Testes nos módulos.....................................................................................................................29 Figura 24 � Wafer map...................................................................................................................................30 Figura 25 � Localização da falha nos componentes ......................................................................................32 Figura 26 � Análise de laboratótio para o chipping corner ...........................................................................32 Figura 27 � Lotlisting de Burn-in..................................................................................................................33 Figura 28 � Resultados de tempo de teste .....................................................................................................33 Figura 29 � LotListing em testes de componentes.........................................................................................34 Figura 30 � Diagrama de resultados de teste e APT .....................................................................................36 Figura 31 � Lotlisting dos módulos ...............................................................................................................37 Figura 32 � Output do socket report ..............................................................................................................38 Figura 33 � AllChipData para produtos 256M S14 ......................................................................................40 Figura 34 � AllChipData para produtos distintos de 256M S14, 512M D11 e 512M D90............................40 Figura 35 � Interface do Chip ID Reader ......................................................................................................45 Figura 36 � Output do Chip ID Reader ..........................................................................................................45 Figura 37 � Gráfico representativo da correlação entre Bin5 e Bin8 em 256M S14 ....................................47 Figura 38 � Gráfico representativo da correlação entre Bin7 e Bin8 em 256M S14 ....................................47 Figura 39 � Gráfico representativo da correlação entre Bin5 e Bin8 em 512M D11....................................47 Figura 40 � Gráfico representativo da correlação entre Bin7 e Bin8 em 512M D11....................................48 Figura 41 � Arquitectura do MEMAC..........................................................................................................50 Figura 42 � Comunicação das bases de dados usadas no MEMAC..............................................................52


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Figura 43 - Esquema do fluxo de dados entre os intervenientes no processo ...............................................58 Figura 44 � Interface inicial do MEMAC .....................................................................................................59 Figura 45 � Resultados da análise completa do MEMAC ............................................................................61 Figura 46 � Detalhes dos cálculos e história do lote do MEMAC.................................................................62 Figura 47 � Resultados de processamento do MEMAC................................................................................63 Figura 48 � Mapa do PCB no MEMAC........................................................................................................63 Figura 49 � Gráfico do Yield loss de módulos com a versão de teste de componentes..................................64 Figura 50 � Resultados de processamento do MEMAC................................................................................67 Figura 51 � Evolução de lotes sem dados de AllChipData............................................................................67 Figura 52 � Distribuição de falhas por lotes de FE.......................................................................................69 Figura 53 � Mapa da wafer com nível alto de falhas.....................................................................................69 Figura 54 � Histograma representativo da localização das falhas por lado do módulo ...............................70 Figura 55 � Resultados do MEMAC, análise da posição dos chips na PCB.................................................70 Figura 56 � Mapa da PCB para consulta da distribuição da percentagem de falhas...................................71 Figura 57 � QDS para um lote específico......................................................................................................71 Figura 58 � Gráfico do yield loss com a versão de teste de componentes......................................................72


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Índice de tabelas

Tabela 1 � Caracterização das salas limpas ..................................................................................................18 Tabela 2 � Descrição dos bins em módulos....................................................................................................38 Tabela 3 � Coeficientes de correlação entre Bin5 � Bin8 e Bin7 � Bin8........................................................48 Tabela 4 � Comparação entre leitura do chip ID na Tester e no chip ID Reader ........................................65 Tabela 5 � Yield loss para 512M D11 de acordo com a versão de teste de componentes..............................72


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Nota de edição

Todos os nomes de entidades com relações comerciais com a Infineon Technologies (parceiros, fornecedores, marcas externas) assim como os valores presentes neste documento

poderão ter sido alterados de forma a proteger os interesses dos mesmos e da Infineon Technologies.

Esta alteração foi previamente acordada entre a estagiária, a instituição de estágio e ambos os orientadores supracitados.


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1 Introdução

1.1 Apresentação da Infineon Technologies Porto

A Infineon Technologies Porto, parte integrante da Infineon Technologies SA, está estabelecida em Portugal desde 1997. A IFPT é caracterizada por ser uma fábrica de Back-end, isto é concentra-se na produção de chips e módulos de memória, tendo em Novembro de 2004 integrado no seu processo o teste da wafer, que consiste na última fase do processo de Front-end. O processo de FE é o responsável pelo fornecimento das wafers utilizadas para produzir os chips e consequentemente os módulos.

A IFPT é responsável pela produção dos componentes e módulos tecnologicamente avançados da Infineon, sendo que 5% da produção mundial de SDRAM é montado e testado no Porto. Nas suas instalações conta também com o departamento de contabilidade geral da Infineon, o ESAS.

A área de negócio da IFPT é o fabrico de semicondutores, tendo como principais clientes a IBM, Sony, HP, Dell entre muitos outros.

Quando encerrado o ano fiscal de 2005 contava com 1600 colaboradores internos, excluindo elementos do ESAS e sub contratados. Os recursos de engenharia representam cerca de 20% do total dos colaboradores, sendo os restantes operadores para o chão de fábrica.

A Infineon Technologies é neste momento o número 1 do mercado em produtos de baixo consumo, e 4º no fabrico de semicondutores a nível mundial .

Recentemente, a Infineon Technologies separou a área de negócios de semicondutores das restantes, resultando numa empresa chamada Qimonda, sendo que o Porto é neste momento uma das representantes. No entanto, este relatório irá focar-se no nome Infineon Technologies uma vez que o estágio foi aprovado e iniciou-se ainda na IFPT.

1.2 Projecto de estágio na IFPT

A actuação da IFPT está fortemente orientada para a produção em volume, sendo por isso necessário em caso de falhas no processo, identificar e caracterizar as mesmas rapidamente. O departamento de Engenharia de Produto, no qual este estágio se insere é o responsável por assegurar a maximização do yield1 de componentes e módulos. Esta é a principal função do departamento de Engenharia de Produto (PE), que assume, desta forma, um papel bastante importante na organização da IFPT.

O estágio irá focar-se nos módulos de memória SDRAM, e o principal objectivo é melhorar os métodos de caracterização em módulos no PE. Desta forma, as ferramentas disponíveis para esse efeito serão complementadas com a introdução de novas técnicas, que até ao momento não tinham sido usadas. Estas novas técnicas irão contribuir para a eficiência do PE, no que se refere à análise de módulos, facilitando desta forma a caracterização das falhas e consequentemente a aplicação de medidas correctivas de forma a melhorar o yield.

1 Quociente entre o número de componentes/módulos funcionais pelo número total de componentes/módulos.

Ao longo do documento serão apresentados vários tipos de yields.


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1.3 Estudo e desenvolvimento do projecto

A abordagem inicial ao projecto é feita com a aprendizagem do processo de fabrico de semicondutores de forma a adquirir os conceitos relativos às memórias, estudada a integração da IFPT no processo global, assim como é feito o primeiro contacto com o laboratório, que intervêm frequentemente no processo de análise.

No desenvolvimento deste estágio foi feita a análise dos métodos e ferramentas existentes no EPA, começando pela análise e descrição dos ficheiros originais antes de serem carregados para as Bases de dados, já com alguns filtros e nova formatação. Nesta fase serão também consideradas as ferramentas existentes na análise do EPA. O objectivo principal desta fase é identificar melhorias no processo detectando dados das bases de dados que não estejam a ser usados na caracterização, assim como identificar dados importantes pouco ou nada explorados pelas ferramentas disponíveis.

Ao mesmo tempo, foram frequentadas acções de formação com os responsáveis de cada área dentro EPA, assim como o acompanhamento do trabalho diário de engenharia de produto na utilização das ferramentas e métodos de análise.

O passo seguinte foi a proposta de várias soluções possíveis, como consequência da análise prévia, entre as quais foi escolhida uma para implementar como foco deste estágio. Desta análise também surgiu uma nova solução para melhorar a eficiência do laboratório quanto à leitura de dados relativos à origem do chip (dados de FE), pelo que também foi implementada.

De acordo com o plano de estágio inicial, não estava contemplado o formato dessa ferramenta nem existia qualquer obrigatoriedade nesse sentido. Ou seja, o produto deste estágio teria de ser acordado no decorrer do projecto entre a estagiária e a IFPT de forma a maximizar os resultados que daí poderiam ser obtidos. Desta forma, foi desenvolvido um documento de especificação da ferramenta de acordo com a norma do IEEE 830-1998, para especificação de requisitos de software.

A solução desenvolvida, MEMAC, explora os resultados de teste funcionais dos componentes utilizados nos módulos, fornecendo indicadores percentuais acerca dos dados residentes numa das tabelas de dados de produção. Previamente ao desenvolvimento da ferramenta, foi ainda estudado o impacto das falhas funcionais, informação na qual o MEMAC se baseia, nas restantes falhas, de forma a optimizar os indicadores apresentados.

Os indicadores do MEMAC, como o próprio nome indica, facilitam as análises efectuadas no EPA já que fornece um ponto de partida para as várias correlações possíveis, nomeadamente, produto, equipamento, componentes entre outros.

Para finalizar, o protótipo foi aplicado à monitorização dos resultados de teste em módulos, o que permitiu a elaboração de case studies e consequente avaliação do impacto no trabalho do EPA, na equipa de módulos, assim como na empresa. Com esta nova ferramenta, o departamento de engenharia de produto conseguiu diminuir o tempo de resposta na presença de falhas, assim como conseguiu libertar alguns recursos, o que no seu conjunto trazem maiores benefícios para a IFPT.


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1.4 Organização e Temas Abordados no Presente Relatório

Este relatório encontra-se dividido em 8 temas principais. O primeiro tema aborda a análise do problema, para esse efeito é apresentado o projecto de estágio de uma forma geral, identificando a necessidade do projecto e definindo os requisitos iniciais.

O processo de fabrico de semicondutores na Infineon é o próximo tópico, com maior foco no processo da IFPT.

O capítulo relativo à revisão tecnológica refere-se ao estudo das bases de dados com resultados de teste disponíveis, das tecnologias que existem para monitorização nos módulos, assim como das wafers e componentes, que podem ter aplicação no problema em causa ou de alguma forma influenciam essa solução.

Das considerações prévias resultam várias soluções, no capítulo �Soluções consideradas�, onde são sugeridas várias possibilidades de melhoria nas mais variadas ferramentas e recursos existentes.

O próximo tema abordado, soluções implementadas, referem-se às soluções que efectivamente foram implementadas, entre as consideradas, com a descrição das mesmas e respectiva especificação.

O capítulo Desenvolvimento descreve todo o processo de desenvolvimento do protótipo, nomeadamente as bases de dados utilizadas, sua relação e interdependência, funcionalidades previstas, funcionalidades não previstas e testes efectuados de forma a validar a própria ferramenta.

No capítulo Avaliação de Resultados é feita a análise dos resultados, relativamente à actuação da ferramenta no trabalho diário, assim como resultados do equipamento proposto para utilização no laboratório.

Conclusões e trabalho futuro referem as conclusões do trabalho, tais como sucessos ou insucessos verificados neste trabalho, problemas encontrados, limitações e resultados. Da mesma forma foram feitas propostas de trabalho futuro para melhorar a ferramenta em si.


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2 Análise do problema

2.1 Descrição

Este capítulo destina-se a efectuar uma apresentação do projecto de estágio num contexto geral. O EPA concentra-se nos resultados de testes efectuados ao longo do processo de fabrico dos semicondutores, que são guardados em várias bases de dados. Os engenheiros do EPA analisam essa informação, utilizando para esse efeito várias ferramentas desenvolvidas por departamentos de IT da IFX ou internamente ao IFPT EPA.

A monitorização diária é feita a nível do teste da wafer, componentes e módulos com impacto directo no yield, um dos indicadores mais importantes a nível industrial. Como é óbvio, a diminuição do número de componentes e módulos em falha, reflecte-se no aumento da produtividade das linhas de produção e consequentemente no aumento do yield trazendo assim maiores lucros para a organização. Para que isto aconteça é necessário que o EPA proceda à identificação, análise e caracterização do maior número de falhas de forma célere e exacta.

Um problema não identificado a nível dos componentes, pode implicar insatisfação dos clientes e possível quebra de contrato dos mesmos, e a propagação desses mesmos problemas aos módulos quando aí usados. De acordo com o yield nesse momento, um problema não caracterizado pode até implicar paragem da produção, enquanto a falha não for caracterizada. A paragem da produção não só desperdiça recursos como também pode implicar atrasos nas encomendas, mais uma vez com consequências directas nos clientes. O que será especialmente gravoso caso o lote a ser entregue seja necessário para integrar no workflow de produção do cliente, o que pode levar a consequências sérias para o cliente.

Problemas a nível dos módulos são considerados ainda mais graves uma vez que se referem ao fim do processo do fabrico, o que tem como consequências o desperdício de todos os custos do processo necessários para o fabricar, isto é, desde o FE até ao módulo. Por exemplo, no processo dos módulos, existem desperdícios de componentes activos e passivos, PCBs e outros recursos materiais e humanos.

Se for um problema do chip no módulo, pode ter existido ineficiência nos testes prévios, e por isso a filtragem não foi feita correctamente, e por isso poderá chegar aos clientes que adquiriram os componentes com as mesmas características. Por outro lado, este problema pode ter impacto nos clientes de módulos de memória já que poderá existir a impossibilidade de concluir a tempo o contrato estabelecido. Nos módulos existe ainda a possibilidade, de tal como nos componentes, os processos pararem para determinado produto até encontrar a solução do problema.

Por este prisma, as consequências não são só materiais como também podem danificar a imagem da empresa, cujo valor é incalculável neste tipo de mercado tão instável e sujeito continuamente a uma enorme concorrência.

O projecto de estágio vem no sentido de melhorar os métodos de caracterização de falhas existentes nos módulos, de forma a aumentar a performance do EPA nesta área e como consequência o yield nos módulos.

A resolução do problema baseia-se essencialmente nos seguintes requisitos:


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• Conhecimento do processo de fabrico da IFPT

• Análise dos métodos e ferramentas existentes no EPA para monitorização e caracterização de problemas

• Investigação de ferramentas recentemente disponibilizadas na área da caracterização de modos de falha de módulos SDRAM

• Utilização dos conhecimentos adquiridos no flow de engenharia

Desta forma, vão ser identificadas as necessidades do grupo a nível de ferramentas de monitorização de módulos, e após focarmo-nos num dos problemas, será desenvolvido um protótipo para apoio à monitorização diária e estudos mais elaborados. Este protótipo funcionará como uma prova de conceito, já que futuramente será implementado pela equipa de IT caso se verifique útil, e tem como objectivo mostrar que o processo de caracterização não só se tornou mais rápido, como permite uma maior independência no que refere aos outros grupos/recursos que geralmente tem que intervir em caso de falhas, como por exemplo os laboratórios.

Os laboratórios são um recurso muito importante, já que podem efectuar outro tipo de testes além dos disponíveis durante as operações de teste, sendo que o EPA e outros departamentos recorrem com frequência ao mesmo para análise mais aprofundada de falhas.

2.2 Plano de trabalhos

Numa perspectiva de análise do problema e de previsão de concretização, inclui-se neste capítulo o plano de trabalhos previsto para o estágio e respectivas comparações com a carga real de trabalho.

Para a representação física desse plano de trabalhos foi usada uma ferramenta standard para esse efeito na IFX, o Milestone Trend Analysis (MTA).

Figura 1 � Milestone Trend Analysis


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O MTA consiste num diagrama, actualizado mensalmente, que nos permite visualizar de forma rápida a evolução do projecto ao longo do tempo, comparativamente ao planeado, e é considerado uma ferramenta indispensável na gestão de qualquer projecto dentro da IFX.

O MTA da Figura 1 é relativo ao mês de término do estágio. Ele é interpretado da seguinte forma: no eixo das ordenadas encontra-se o planeamento inicial do estágio, e no eixo das abcissas encontra-se o real desenvolvimento do projecto. No lado direito do gráfico podemos observar os diferentes milestones deste estágio, que decorrem de acordo com a descrição efectuada previamente.

Em todo este processo, existiu o factor temporal limitado, devido não só à necessidade de lidar com vários conceitos e ferramentas novas, mas também para o desenvolvimento da ferramenta e case studies. Outro problema poderá passar pela quantidade de dados que é necessário processar, o que pode atrasar de alguma forma o desenvolvimento do projecto.

No caso de verificarmos uma evolução linear durante o estágio, i.e., sem atrasos, os pontos que formam os milestones deste projecto estariam definidas todas em linhas horizontais. Na presença de atrasos, nota-se um incremento a partir da respectiva linha horizontal.

O primeiro atraso está relacionado com a análise dos ficheiros e BD. No término da mesma foi lançada uma nova versão de resultados de teste APT2 pela IF de Munique, o que implicou a actualização do estudo feito.

Para o desenvolvimento do protótipo foram inicialmente previstas aproximadamente 3 semanas. No entanto, verificou-se ao longo deste desenvolvimento, que os requisitos iniciais eram de certa forma, insuficientes, pelo que de comum acordo entre a estagiária e a Infineon, este período foi alargado. Deste período resultou uma ferramenta mais automatizada, com novos tipos de análises, assim como numa interface inicial e de apresentação de resultados mais intuitiva, tornando-a mais elaborada e abrangente, facilitando a aplicação da mesma na monitorização diária.

Os case studies seriam iniciados após o protótipo estar terminado. De forma a compensar o atraso no desenvolvimento do protótipo, foi previsto o mesmo tempo para os case studies (1 mês), sendo reduzido o período para a elaboração do relatório para duas semanas. O mês para o desenvolvimento de case studies, foi insuficiente, na medida em que existiram dificuldades no que se refere ao processamento de lotes com dados de AllChipData no mês em causa, principal fonte de dados para o protótipo desenvolvido.

2 APT é descrito em mais detalhe nos testes dos módulos


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3 Fabrico de semicondutores na Infineon Technologies

O processo de fabrico de semicondutores na Infineon compreende as seguintes fases principais:

• Desenho do chip Nesta fase o chip é projectado, ou seja, irá ser decidido como vai funcionar. Desta etapa resultam várias máscaras (que são uma espécie de planta de como o chip deve ser fabricado) que serão usadas na fabricação da wafer.

• Fabrico da wafer

Este é o principal processo de fabrico de um chip, onde se formam transístores directamente no silício e ao mesmo tempo condensadores para guardar a informação das memórias.

• Teste da wafer

Após a fabricação da wafer, é necessário testar os dispositivos semicondutores de forma a filtrar o maior número de falhas, para seguir para a assemblagem dos componentes.

• Pré assemblagem do chip

Este passo consiste, de forma muito simplificada, na diminuição do tamanho dos chips, através do desbaste da wafer, e na individualização dos chips.

• Assemblagem

Neste passo os terminais e o invólucro são adicionados ao chip.

• Testes

O chip é testado após concluído o processo de assemblagem.

Após esta fase, os chips podem seguir dois caminhos distintos. Podem ser embalados e vendidos, ou seguirem para a sua incorporação em módulos e onde passarão pelos respectivos testes, e só depois é são embalados e vendidos.

Todas as fases do processo de fabrico estão agrupadas em dois processos principais, o processo de Front-end e processo de Back-end. O processo de Front-end está relacionado com o desenvolvimento das wafers, a partir das quais resultarão os chips para serem usados no processo de Back-end.

Após terminada a primeira fase, a wafer é testada e só depois segue para o BE. O teste da wafer é feito no Porto desde 2004, desta forma constitui neste momento a fase inicial do processo produtivo da IFPT.

O processo de Back-end refere-se à individualização dos chips provenientes da wafer, e consequente utilização na fase de assemblagem dos chips, ao molde dos mesmos e ao empacotamento. Também está inserido neste processo a assemblagem e testes dos componentes. Este processo é feito na sua totalidade na IFPT.


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Nas secções seguintes serão incluídos mais detalhes acerca do processo de fabrico. O processo de FE será referido não só para acompanhar a interface com o BE a nível do teste da wafer, mas também como base para uma melhor compreensão do processo global. No entanto o foco do projecto de estágio a que este documento se refere é na área de engenharia de produto, pelo que será dada grande importância às operações de teste e respectivos resultados principalmente na área dos módulos.

Antes de explicar o processo de FE e BE, serão apresentados os conceitos básicos acerca do produto fabricado.

3.1 Fundamentos de semicondutores

Os semicondutores são sólidos cristalinos de condutividade eléctrica entre condutores3 e isolantes4, condutividade essa que é determinada pelo número de cargas disponíveis para conduzir corrente eléctrica.

Este material é usado na fabricação de componentes electrónicos tais como díodos, transístores e outros de diversos graus de complexidade tecnológica, microprocessadores e nano circuitos usados em nano tecnologia, tendo por isso um papel relevante para o desenvolvimento da indústria electrónica e confecção de novos componentes.

Uma das suas aplicações mais conhecidas é nos circuitos integrados5, formados por elementos semicondutores e componentes passivos, que são fabricadas na superfície de um substrato fino de material semicondutor.

Apesar de os primeiros dispositivos de semicondutor terem sido fabricados com germânio e de haver uma crescente aplicação do arseniato de gálio, a tecnologia actual é quase exclusivamente baseada no silício. Para o fabrico de semicondutores na Infineon Technologies usa-se o silício e por isso ao longo deste documento é necessário ter esse pressuposto.

O processo de fabrico de semicondutores é constituído por várias etapas, com processos de deposição, fotolitografia, etching e químicos durante os quais são criados gradualmente circuitos electrónicos numa wafer de material semicondutor puro. No circuito integrado final podemos encontrar transístores, condutores de interligação, componentes de polarização, e as camadas e regiões isolantes ou condutoras que obedecem ao seu projecto de arquitectura.

3.1.1 Memórias SDRAM

Um dispositivo de memória é uma das famílias mais usuais de IC, entre os quais a Infineon produz do tipo SDRAM. Uma memória RAM ou memória de acesso aleatório, é um tipo de memória de leitura e escrita utilizada em sistemas electrónicos digitais. O termo acesso aleatório identifica a capacidade de acesso a qualquer posição em qualquer altura, por oposição ao acesso sequencial imposto por alguns dispositivos de armazenamento. Esta é uma

3 Condutores são materiais que possuem cargas móveis de electricidade. Num condutor, quando dois pontos

separados são sujeitos a uma diferença de potencial eléctrico, as cargas são forçadas a moverem-se e uma corrente elétrica aparece entre esses pontos, de acordo com a lei de Ohm.

4 Isoladores são materias que impedem o movimento de cargas eléctricas, impedindo dessa forma o fluxo de corrente eléctrica.

5 São também conhecidos como IC ou chips.


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memória volátil, o que significa que todo o seu conteúdo é perdido quando a alimentação eléctrica da memória é cortada.

Existem dois tipos de memórias RAM, as dinâmicas e estáticas. No primeiro caso denominam-se memórias DRAM e são memórias que necessitam que os seus dados sejam frequentemente actualizados, e por isso são designadas desta forma ou RAM Dinâmica. Estas memórias são geralmente armazenadas em cápsulas CMOS, e possuem uma alta capacidade de armazenamento de dados, no entanto, o acesso a essas informações costuma ser mais lento que o acesso a memórias estáticas. As memórias do tipo DRAM costumam ter preços menores que as memórias do tipo estático.

Por oposição, aquelas que não necessitam de refrescamento são normalmente designadas por SRAM ou RAM Estática. São muito mais rápidas que as memórias DRAM, porém armazenam menos dados e possuem um preço elevado por MB. As memória SRAM costumam ser usadas em chips de cache.

A velocidade de funcionamento de uma memória é medida em Hz ou MHz. Existem algumas memórias RAM que podem efectuar duas transferências de dados no mesmo ciclo de relógio, duplicando a taxa de transferência de informação para a mesma frequência de trabalho. Estas são as já mencionadas SDRAM, que além das vantagens supracitadas, operam em frequências mais altas, variando de 66 MHz a 133 MHz. As memórias SDRAM utilizam o encapsulamento DIMM.

Os módulos DIMM, de 64 bits, tem vindo a substituir gradualmente os SIMM, de 32 bits, à medida que os processadores evoluíram. Para um processador de 64 bits, era necessária uma instalação dos módulos SIMM em pares de forma a usá-los. Neste caso, o processador iria aceder a ambos os módulos simultaneamente. Os módulos DIMM vêm colmatar esta ineficiência. Outra diferença é que os módulos DIMM tem contactos eléctricos separados dos dois lados do módulo, ao contrário que SIMM que só usa um lado.

Na IFPT são produzidas memórias DIMM de vários tipos, entre as quais se encontram as SDRAM-SDR, SDRAM-DDR, SDRAM-DDR2 e SDRAM-DDR3.

SDRAM-SDR é uma tecnologia que usa uma transição de relógio para ler os dados. O relógio da memória está sincronizado com o relógio do CPU.

SDRAM Double Data Rate (DDR) resulta da evolução dos produtos SDR. Neste caso, os dados são lidos tanto na subida como na descida do sinal de relógio, aumentando assim para o dobro a largura de banda nestas memórias.

A SDRAM Double data Rate 2 (DDR2) é uma melhoria dos produtos DDR. Esta nova versão suporta ao mesmo tempo o dobro de largura de banda e reduz o consumo de energia, comparativamente às DDR. De forma exemplificativa, se uma DDR tiver um débito máximo de 400Mbits/s, a DDR2 fornece o dobro do débito, 800Mbits/ para o mesmo débito de 2 bits por ciclo de relógio.

Os dispositivos SDRAM DDR3 são a resposta natural às necessidades do mercado, com ainda maior largura de banda, e melhor performance a nível do consumo. Este é o mais recente produto a ser produzido na IFPT. De acordo com o exemplo citado em cima, o débito neste caso será de 1600Mbps, e uma vez que quando a tensão é reduzida de 1.8V para 1.5V a quantidade de potência que é consumida e o calor gerado também reduzem.


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3.1.2 Funcionalidade das memórias

Fisicamente, uma memória possui vários bancos (normalmente 4) e pads de forma a aceder aos mesmos. Esses bancos podem ser estruturados fazendo uso de várias arquitecturas de forma a cumprir determinados requisitos de velocidade, densidade de memória, especificações de cliente, etc (Figura 2).

Figura 2 � Memória 512M D11

Cada um desses bancos tem várias células de memória, que são referenciadas por um array de memória. O array de memória é caracterizado pelas word line e bit line que funcionam como coordenadas de acesso à célula (Figura 3). Este tipo de endereçamento permite a multiplexagem de endereços, o que reduz significativamente o número de pinos a usar.

O acesso é feito de forma eléctrica, com um transístor por uma célula de memória, de forma a activar ou não a mesma.

Figura 3 � Digrama de blocos de uma memória

pads

Bancos de memória


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3.2 Front-end

3.2.1 Desenvolvimento de wafers virgens

O processo de Front-end inicia-se com o desenvolvimento da wafer virgem. De momento, a Infineon adquire as wafers virgens a fabricantes externos, e este tema será explorado apenas para que o leitor possa compreender os conceitos subjacentes da wafer final. A wafer �virgem� é feita de silício puro, que é extraído da areia da praia. A wafer é criada através de um método chamado Czochralski, onde um pedaço de cristal de silício é colocado numa vareta e então mergulhado em silício derretido. A vareta é suspensa e girada ao mesmo tempo, formando um grande cilindro de cristal de silício, também conhecido como lingote.

O lingote resultante deste processo mede de um a dois metros de comprimento e pode ter até 450 mm de diâmetro6. O lingote é então laminado em wafers que são polidos e enviados para a fabricação do chip.

Figura 4 � Lingote laminado

3.2.2 Desenvolvimento eléctrico da wafer

Os chips são fabricados na wafer através de um conjunto de processos químicos e eléctricos, cujo ciclo de actuação pode ser observado na figura seguinte.

Figura 5 � Ciclo representativo do desenvolvimento da wafer

6 A Infineon só usa wafers de 250mm e 300mm

Deposição

Fotoligrafia

Etching


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Ao longo deste processo, são usados produtos químicos sensíveis à luz ultravioleta, de forma a ser possível a mudança de características eléctricas do material.

O processo inicia-se com a deposição, i.e. a wafer virgem é coberta com uma substância fotossensível.

Terminada esta fase, passamos para a fotolitografia. Este processo consiste basicamente em bloquear a luz ultravioleta dos produtos químicos na wafer usando uma máscara7, sendo que as áreas expostas terão as suas propriedades eléctricas modificadas (Figura 6). Cada máscara possui um padrão diferente e cada padrão determina como os transístores e fios dentro do chip serão fabricados. O número de máscaras usadas varia dependendo do projecto.

Figura 6 � Processo de fotolitografia

O próximo passo é o etching. O etching é uma espécie de desbaste da camada superior que pode ou não ser selectivo, e que define a quantidade de material restante que é necessária nesta fase.

Finalizado o etching, é aplicado um isolante que preenche eventuais defeitos e isola as camadas, é feito o nivelamento da área, para de seguida se voltar a depositar outro material fotossensível (deposição) e continuar o ciclo seguindo o layout da próxima máscara. Este processo é repetido até que todas as máscaras sejam aplicadas, i.e., o chip ficar de acordo com o projectado.

Intercalando o processo descrito em cima, é feita a modelação das regiões da porta, a fonte e o dreno dos transístores através da dopagem. Para esse efeito, são implantados iões nas áreas expostas, alterando assim a forma como essas áreas conduzem electricidade. As áreas expostas serão transformadas em semicondutor do tipo P (carga positiva) ou o tipo N (carga negativa), dependendo do produto químico usado: fósforo, antimônio e arsênico são geralmente usados para criar semicondutores do tipo N, enquanto que bóro, índio e gálio são geralmente usados para criar camadas de semicondutor P (Figura 7).

7 Máscaras definidas no projecto do chip.


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Figura 7 - Dopagem Nos dispositivos de memória são também necessárias células que guardem a informação. Convencionalmente usam-se condensadores para esse efeito, que geralmente são produzidos ao mesmo tempo que os transístores.

3.2.3 Processo de dopagem

Uma vez que o processo de dopagem é o processo responsável pela modelação dos transístores, é necessário perceber o funcionamento físico das junções pn de forma a compreender o funcionamento e as características terminais de transístores.

Na prática, ambas as regiões p e n são parte do mesmo cristal de silício; i.e., a junção pn é formada, criando regiões com diferentes concentrações de dopagem (p e n), dentro de um único cristal.

O átomo de silício é tetravalente, isto é, quatro dos seus electrões são electrões de valência. Cada electrão de valência é partilhado por dois átomos vizinhos, de forma que cada átomo tem, aparentemente, oito átomos na última camada, a de valência.

Assim, os átomos são mantidos nas suas posições por ligações, constituídas por dois electrões de valência, chamadas ligações covalentes.

Para temperaturas suficientemente baixas, todas as ligações covalentes estão intactas e nenhuns (ou muito poucos) electrões livres estão disponíveis para conduzir corrente eléctrica. Este será o comportamento esperado de um isolante. Todavia, à temperatura ambiente normal, algumas das ligações são quebradas pela ionização térmica, pelo que se libertam alguns electrões do seu átomo de origem, ficando este com uma carga positiva, igual à grandeza da carga do electrão.

Um electrão dum átomo vizinho pode ser atraído por esta carga positiva, abandonando o seu átomo de origem. Esta acção preenche a �lacuna� que existia no átomo ionizado, mas cria uma nova lacuna no outro átomo. Este processo pode repetir-se indefinidamente, resultando objectivamente num portador de carga positiva, a lacuna, movendo-se na estrutura cristalina do cristal, disponível para conduzir corrente eléctrica. A carga de uma lacuna é igual à grandeza da carga do electrão.

A ionização térmica cria electrões livres e lacunas em igual número e, portanto, iguais concentrações. Estes electrões livres e lacunas movem-se aleatoriamente através da estrutura cristalina do silício e, no desenvolvimento deste processo, alguns electrões podem preencher


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algumas lacunas. Este mecanismo, chamado recombinação, origina o desaparecimento de electrões livres e de lacunas. A taxa de recombinação é proporcional ao número de electrões livres e de lacunas, o qual, por sua vez, é determinado pela taxa de ionização, que depende fortemente da temperatura.

3.2.4 Movimentação de electrões por difusão e deriva

Há dois mecanismos pelos quais os electrões e as lacunas se movem através de um cristal de silício - difusão e deriva. A difusão está associada ao movimento aleatório devido à agitação térmica. Num cristal de silício, com concentrações uniformes de electrões livres e de lacunas, este movimento aleatório não se traduz num fluxo ordenado de carga (i.e., corrente). Por outro lado, se por qualquer processo, fizermos com que a concentração de (por exemplo) electrões livres seja maior numa parte do cristal do que noutra, então os electrões difundir-se-ão da região de maior concentração para a região de menor concentração. Este processo de difusão dá origem a um fluxo ordenado de carga, a que chamamos corrente de difusão.

O outro mecanismo de movimento de portadores nos semicondutores é a deriva. A deriva de portadores ocorre quando se aplica um campo eléctrico através dum cristal de silício. Na ausência de campo eléctrico, e em equilíbrio térmico, o movimento aleatório dos electrões livres e das lacunas resulta em corrente nula em qualquer direcção. Sob a acção de um campo eléctrico, os electrões livres e as lacunas são acelerados e adquirem uma componente de velocidade (sobreposta à velocidade da sua agitação térmica), chamada velocidade de deriva.

3.2.5 Teste da wafer

Esta fase do processo tem como principal objectivo garantir a integridade física e funcional da mesma e dos componentes que a integra, antes de seguirem para o processo de fabrico de Back-end.

Durante este processo são realizadas não só operações de teste, como o rework utilizando um laser que garantem os elevados níveis de qualidade das wafers. Se o número de dies8 numa wafer que sejam identificadas como falhas, excederem um determinado limite a wafer já não é aproveitada, ou seja, não segue para as restantes fases. Podemos referir as seguintes operações principais nesta área.

• Sorting

A operação de sorting é realizada por um equipamento denominado sorter. A sorter tem como principais objectivos a distribuição das wafers (o contacto humano directo com a wafer não existe), associar as wafers ao lote e o mais importante fazer o reconhecimento da integridade do lote recebido antes de seguir para os processos, portanto, verifica as características do mesmo para ver se estão de acordo com o esperado.

• Prefuse test

A operação de Prefuse test é realizada por um equipamento chamado tester. A tester inicia os testes após a sorter ter efectuado os testes de integridade. Os testes,

8 Um die é um IC que no fim do processo de BE se torna o chip.


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paramétricos9 e funcionais10, são efectuados nos pads individuais de cada die através da prove card. A prove card é um elemento constituinte da tester, de forma circular, que tem vários pontos/agulhas que faz o contacto com os pads. Desta forma a tester consegue identificar as unidades que podem ser reparadas por laser ou não.

• Laser repair

Na forma original, uma área elevada da wafer está defeituosa. É neste sentido que a redundância se revela importante. A redundância existe a nível da word line e bit line e caracteriza-se por linhas e colunas disponíveis para substituição de outras com problemas. Esta substituição é feita por inibição dos fuses que estabelecem o contacto com determinada célula, e activação de outros fuses.

A atribuição das RWL e RBL é feita de acordo com algoritmos adequados, que procuram as linhas e colunas com maior número de células defeituosas de forma a optimizar todo o processo. No entanto, a recuperação a 100% das células muito dificilmente é conseguida, já que a substituição é feita numa coluna ou linha completa, e não célula a célula, e uma vez usadas as RWL e RBL não se podem usar de novo para outra coluna ou linha.

• Postfuse test

A operação de Postfuse test, também realizada pela tester, é necessária para garantir que o laser actuou nos fuses correctos e para verificar o funcionamento dos chips. Os testes efectuados nesta fase são paramétricos e funcionais.

Um desses testes, semelhante ao que vai acontecer no processo de BE, é o burn-in. O burn-in consiste num envelhecimento prematuro dos dies da wafer, de forma a ultrapassar as falhas prematuras. Este teste tem limites de guarda mais exigentes que nos componentes para filtrar o maior número de falhas nesta fase inicial. Mais detalhes sobre este processo serão dados na descrição do processo de BE.

• Inspecção final

A inspecção final consiste na confirmação visual da actuação do laser e garantia da integridade física das unidades. Um teste importante é a verificação da área de contacto nos pads resultante do contacto com a probe card, sendo que esse contacto não pode ultrapassar 25% da área total do pad caso contrário, o chip deixa de estar funcional.

3.3 Back-end

O processo de fabrico na IFPT compreende dois tipos de dispositivos, os componentes e os módulos de memória. Os componentes são vulgarmente conhecidos por chips e inserem-se na categoria de componentes activos. Os módulos representam-se por um conjunto de componentes, passivos e activos, que são montados numa PCB. Exemplos de componentes passivos são por exemplo as resistências, e activos os chips de memória.

9 Testes paramétricos consistem na aplicação de correntes e tensões aos dispositivos, de forma a garantir que o

seu comportamento está de acordo com as especificações. 10 Testes funcionais tem como objectivo testar a funcionalidade das células, tais como, ler e escrever. Outro teste

mais evoluído é o teste de retenção, que testa o período de tempo durante o qual a célula consegue reter a informação.


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No processo de fabrico dos módulos consideram-se dois tipos de PCBs, double side e single side. Nas PCB do tipo de single side, como o próprio nome indica, os componentes são organizados em apenas um lado do substrato, no caso de double side os componentes são organizados usando os dois lados do substrato. Em ambas as tecnologias, os orifícios necessários para a montagem dos componentes podem ser ligados de maneira a melhorar a conectividade entre os terminais dos componentes e a PCB. Convém referir, que existem no mercado outro tipo de PCBs que sendo vocacionadas para outro tipo de aplicações, não serão aqui exploradas.

3.3.1 Packages de componentes

IFPT produz componentes com três tipos de tecnologias de packaging, TSOP, BOC/FBGA e mais recentemente MCP.

3.3.1.1 Thin Small Outline Package (TSOP)

TSOP é o package tradicional do chip. Neste package o chip é fixado a uma liga de alumínio (leadframe), e a parte activa do chip (pads) é ligada aos leads da liga com fios de ouro. Após o encapsulamento, o chip só se torna acessível pelos pinos/leads que resultam da leadframe, que aparecem lateralmente como se pode ver no exemplo apresentado na Figura 8.

Figura 8 � Thin Small Outline Package

3.3.1.2 Board On Chip (BOC)

A tecnologia BOC ou FBGA foi desenvolvida no Porto e Dresden em 2002, sendo um dos packages em que a Infineon mais aposta para o futuro. Neste package o chip é fixado a um substrato fino que interiormente possui um conjunto de ligações e novamente é feita a ligação entre os pads e o substrato com fios de ouro. O encapsulamento neste caso, não cobre todo o dispositivo. No lado em que é feita a ligação com fios de ouro, apenas é tapada a própria ligação, a restante área é para se aplicar as bolas de solda. As bolas de solda têm o mesmo papel dos pinos nos TSOP, só que se apresentam na parte inferior do chip (Figura 9).

Este dispositivo é aplicado em PCBs que possuem previamente zonas bem definidas que coincidem com as bolas de solda.

Figura 9 � Board on chip


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Neste momento, 70% da produção de BOCs ocorre na unidade da Infineon do Porto sendo que uma das grandes vantagens do BOC é o reduzido tamanho do package.

3.3.1.3 Multi Chip Package (MCP)

O package Multi chip (MCP) ou Dual die é uma tecnologia bastante recente na IFPT. Baseada na tecnologia BOC, é caracterizada pela sobreposição de dois chips no mesmo dispositivo, o que permite o dobro da capacidade da memória. Para esse efeito, é necessário interligar as áreas activas de ambos, como se de um só dispositivo se tratasse. Esta tecnologia chama-se RDL, Redistribution layer, que consiste muito basicamente numa transferência do acesso das áreas activas no meio do chip para o exterior.

Neste momento, a IFPT é o único centro de produção da Infineon que produz chips com esta tecnologia. Por ser ainda uma tecnologia muito recente e por isso sujeita a algumas melhorias, não aprofundaremos este tema na descrição do processo de fabrico.

3.3.1.4 Comparação entre os diferentes packages

A evolução de dispositivos baseados em TSOP prende-se sobretudo em soluções com cada vez mais pinos, o que dificultava o processo de solda do chip à PCB pela proximidade dos pinos. Com BOC já vimos que esse problema não existe.

Por outro lado, na solda de BOC às PCB é necessária uma maior exactidão, de forma a coincidir as áreas activas da PCB com as bolas de solda.

Se pensarmos na indutância, que diminui com o tamanho do condutor eléctrico, o BOC tem maior performance, devido à sua proximidade com a PCB. A indutância causa, por exemplo, distorções em sinais de alta velocidade em circuitos eléctricos.

O BOC também tem algumas aplicações em áreas mais sensíveis a segurança, especialmente onde é impossível impedir acesso físico ao chip. O acesso interno do circuito é limitado pelos pontos de contacto que são cobertos pelo próprio chip.

Outro facto que podemos referir consiste na baixa resistência térmica entre o BOC e a PCB, que tem consequências por exemplo, no calor gerado pelo BOC que pode fluir mais facilmente para a PCB, impedindo problemas de sobreaquecimento do chip. Noutra perspectiva, as bolas de solda não permitem um distanciamento da PCB como os TSOP, sendo que o calor gerado pela PCB é transmitido directamente para o package. Isto pode causar estragos na solda entre o BOC e a PCB quando sujeitos a um stress mecânico ou térmico.

Estes factores de limitação podem obviamente ser contornados combinando as características térmicas e mecânicas das PCB para os respectivos BOC, mas por um preço pouco razoável. Assim, ambos os packages têm encontrado saída no mercado em nichos diferentes, sendo o BOC pouco usado nas áreas aero-espaciais e na electrónica militar, pelo contrário, tem grande aplicação na micro electrónica.

Quanto aos packages MCP, devida à sobreposição dos chips no mesmo dispositivo, obtemos o dobro da capacidade da memória, e ao mesmo tempo mantemos as vantagens de dispositivos BOC, tais como segurança, tamanho reduzido do componente e outras já referidas.

Detalhes acerca da produção dos packages BOC e TSOP serão dados ainda neste capítulo.


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3.3.2 Salas limpas

Pelos tópicos acima referidos, consegue-se inferir um grau elevado de complexidade relativamente ao fabrico do semicondutor, devido às propriedades eléctricas que são necessárias assegurar para um bom funcionamento do dispositivo. Relativamente às wafers é exigido um elevado nível de pureza a nível químico já que a presença de impurezas, ainda que em pequeníssimas proporções, pode ter efeitos graves nas propriedades do material. É também exigido um grau bastante elevado de perfeição no que se refere aos cristais, já que falhas na estrutura do cristal interferem com as essas mesmas propriedades. Problemas com os cristais representam a causa do maior número de defeitos detectados no semicondutor.

Por todos estes motivos, e outros relativos ao processo de BE, existe a necessidade de controlar durante todo o processo de fabrico o nível de partículas existentes, tendo maior exigência a nível de FE e nas fases de BE em que o chip ainda se encontre desprotegido. Para este efeito, na IFPT existem duas salas limpas, denominadas 10k e 100k, cujas características podem ser vistas na tabela seguinte.

Tipo de sala limpa Tamanho das partículas Quantidade (ft3) Quantidade (m3)

10.000 (10K) ≥ 0.5µm 10.000 350.000

100.000 (100k) ≥ 0.5µm 100.000 3.500.000

Tabela 1 � Caracterização das salas limpas

3.3.3 Processo de fabrico de componentes

O processo de fabrico de BE está dividido em duas principais operações que são as operações de assemblagem e de teste. AO representa a montagem do chip e TO representa os testes que são feitos depois da respectiva assemblagem.

3.3.3.1 Operações de assemblagem

Durante o AO existem algumas diferenças entre os packages TSOP e BOC. A maior é precisamente o suporte utilizado para cada um dos dies: para os TSOPs é utilizado uma liga metálica, enquanto que para os BOC usa-se um substrato. Assim, na descrição seguinte começaremos pelo produto mais antigo, TSOP e só depois passaremos ao BOC.

3.3.3.1.1 TSOP

3.3.3.1.1.1 Pré assemblagem

As wafers vindas do processo de FE dão entrada na área da pré assemblagem, na sala dos 10k. Nesta fase, a espessura da wafer é reduzida, de seguida é colocada numa armação de transporte e vai ser feito o seccionamento da wafer de forma a individualizar os chips que a constituem.

Para começar esta fase, os operadores deslocam-se ao kardex, que é onde as wafers são armazenadas e transporta-as para o equipamento adequada à laminagem.


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• Laminagem

Este processo consiste na aplicação de uma tape no lado activo da wafer, de forma a protegê-la nas fases seguintes.

• Desbaste

Esta fase consiste no desbaste da wafer, que originalmente tem ±750µm de espessura. Após o desbaste esta será diminuída para aproximadamente 380µm ± 10 µm, chegando em alguns casos até 200µm. Este passo permitirá reduzir o tamanho final do componente.

• Peeling

Após o desbaste, já não é necessária a tape colocada previamente, pelo que é retirada.

• Montagem

A operação final é colocar a wafer numa armação (mounting), de forma a permitir um manuseamento seguro nas fases seguintes.

• Corte

O passo seguinte é a individualização dos dies propriamente dito. Este processo é feito recorrendo a uma ou duas lâminas, e o tipo de corte varia de acordo com o equipamento usado e o tamanho da wafer. Na Figura 10 podemos visualizar o resultado do corte na wafer.

Figura 10 � Wafer após corte

3.3.3.1.1.2 Bond

Terminado a pré assemblagem, inicia-se o processo de bond. Os dies são removidos da wafer, um a um, e então fixados a uma liga metálica. Logo depois os leads da leadframe são ligados aos pads dos dies. Esta fase está dividida em dois passos:

• Die bonding

Para o efeito é usado um equipamento, Die bonder, que é abastecido com as leadframes e as wafers. No momento em que o Die Bonder começa a aquecer, qualquer tipo de humidade que permanece nos pontos de colagem (tape) da liga desaparece, e os mesmos pontos adquirem adesividade para que o die fique colado ao ser encostado à leadframe11.

11 As leadframes podem ser adquiridas com ou sem a tape (cola). Por razões económicas a Infineon usa

leadframes já com tape.


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De seguida é feita uma leitura do código de barras, e os dies são removidos da wafer por efeito de vacumm e fixados à leadframe. Após processar todas as leadframes, estas são automaticamente enviadas para o passo seguinte, wire bonding.

• Wire bonding

Nesta operação os leads da leadframe são ligados aos pads do chip, usando fios de ouro (Figura 11).

Figura 11 � Wire bonding

3.3.3.1.1.3 Fim de linha

Para finalizar o processo de assemblagem de componentes, são necessários os seguintes passos:

• Molde

O molde é a fase que assegura a protecção necessária para os chips e para os pinos, nas próximas operações e para a sua vida útil. Para isso, as leadframes são colocadas na turn table, e de seguida a pick and place recolhe as pellets do composto do molde, os leadframes e coloca-os dentro do molde. Depois é injectado o composto do molde, composto maioritariamente por resina, com temperatura e pressão controlada.

Após esta fase, é necessária a cura. No estado original do composto do molde existe um aditivo, chamado fluxo, que permite que a composto se torne mais fluido de forma preencher todos os espaços disponíveis no molde. O objectivo da cura é remover esse fluxo, para que o composto do molde possa secar e tornar-se sólido.

Figura 12 � Molde

Neste momento, o chip já se encontra protegido pelo que o restante processo se realizará na sala dos 100k.


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• DeDam / Dejunk

Nesta fase é cortada na liga metálica, mecanicamente, a zona que une os leads (dambar). Esta operação ao mesmo tempo, remove os excessos de resina existentes entre os leads, provenientes do molde. Após o DeDam, as leadframes passam para outro equipamento para decorrer o plating.

• Plating

Nesta fase, as leadframes são presas a um cinto de transporte, que as leva a percorrer uma série de banhos diferentes, essencialmente com Sn e Pb. Esses banhos são responsáveis pela remoção de qualquer resina ainda existente das operações anteriores, sujidade e oxidações, tendo também um papel protector para com os leads, entenda-se propriedades mecânicas dos pinos.

• Trim & Form

O Trim & Form representa a última fase do fim de linha. Nesta fase é feita a dobragem dos leads para a forma desejada, sendo cortado e excedente, e por fim a unidade é separada da leadframe.

3.3.3.1.2 BOC

Como foi previamente explicado, os TSOP e BOC diferem em algumas fases da assemblagem. Neste ponto apenas serão explorados os conceitos que são distintos dos TSOP.

3.3.3.1.2.1 In house printing

De forma similar aos TSOP, quando um substrato é adquirido aos fornecedores, ele pode ou não já ter incluído o adesivo (tape). No caso de já ter a tape, ele pode entrar directamente no processo produtivo. No entanto, por razões económicas e problemas logísticos tais como, dificuldades para encontrar fornecedores, a Infineon adquire separadamente o substrato e a tape, e deposita o adesivo nas fábricas. Esse processo é conhecido por Printing.

O printing interage com várias operações:

• B-stage

Durante o printing o adesivo é quase líquido e por isso necessita de uma cura, B-stage, para melhorar a adesividade.

• Pre-Dry

Após o printing, os substratos são armazenados. Para que possa ser feito o Bond, que consiste no Die-attach e no Wire-bond, é feita uma secagem, pre-dry, de forma a eliminar qualquer humidade que possa ter resultado do armazenamento.

3.3.3.1.2.2 Die Attach

Nesta fase, os chips são removidos da wafer, e colocados sobre um substrato fino, que neste momento já possui o adesivo. Para isso, um punção aquecido exerce pressão no semicondutor contra o substrato, tornando a tape adesiva. O substrato não só passa a ser o novo suporte de transporte, como também igualmente, possui no seu interior o conjunto de ligações (PCB) que irão permitir a ligação entre o substrato e o die. Este detalhe irá permitir manter o tamanho do package final pequeno, quando comparado com TSOP (Figura 13).


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Figura 13 � BOC die attach

3.3.3.1.2.3 Wire bonding

Terminado o die attach passamos ao wire bonding. Este processo segue os mesmos princípios que os TSOP, usando também fio de ouro para estabelecer as ligações.

3.3.3.1.2.4 BSP-SS Molding

O objectivo desta fase é encapsular os semicondutores e respectivas áreas do bond channel com o composto do molde.

O processo é o mesmo que nos TSOP, com excepção das áreas que são cobertas. Num lado do substrato, os semicondutores são todos cobertos, no entanto no outro lado, são apenas cobertos os bond channel de forma a proteger as ligações efectuadas em cima (Figura 14). A restante área será utilizada para criar as bolas de solda.

Figura 14 � BOC Molding

3.3.3.1.2.5 Solder Ball Attach

As bolas de solda tem o mesmo papel que os pinos nos packages TSOP, sendo a única diferença na sua localização que resulta das diferenças do material usado como base. A localização das bolas no substrato está directamente relacionada com as ligações efectuadas no wire bonding, uma vez que são as outras extremidades dessas ligações. Essas extremidades encontram-se situadas na parte inferior do substrato, sendo esse o único acesso para o interior dos chips.

Figura 15 � BOC solder ball attach

3.3.3.1.2.6 Reflow

Este passo é apenas necessário para assegurar a fixação entre as bolas de solda e as posições que elas agora ocupam. Para este efeito recorre-se a um forno de reflow, existindo como é óbvio certas precauções a tomar quanto à temperatura de forma a obter o resultado esperado.


23

3.3.3.1.2.7 Singulation

Para finalizar todo o processo, é feita a individualização dos componentes. Este passo é feito de forma semelhante ao corte anteriormente visto.

Com o processamento dos chips concluído, são iniciadas as operações de teste.

3.3.3.2 Operações de Teste

As operações de teste agrupam-se em duas fases principais: o �Burn-in� e �Testes�. O Burn-in consiste essencialmente no envelhecimento dos chips, usando para esse efeito um forno, que vai permitir ultrapassar as falhas associadas ao início do funcionamento do chip. A fase �Testes� caracteriza-se por vários testes funcionais e paramétricos. Serão dados mais detalhes acerca destes processos já de seguida.

Antes do processo de burn-in propriamente dito, é feito o load dos componentes para as placas de teste de burn-in (boards). As operações de load são executadas por equipamentos denominados MIRAE ou SIPA, que efectuam dois tipos de testes preliminares respectivamente, TBL e TDL, ambos testes funcionais e de correntes com o objectivo de segregar as falhas graves desde o início, evitando o burn-in desnecessário.

No caso do TBL, as unidades passam para um conjunto de quatro sockets12 de load (passo intermédio) para efectuar os respectivos testes, e só depois são colocadas nos sockets da board. No caso da TDL, as unidades passam directamente para os sockets da board e aí efectuam os testes. A principal vantagem do TBL é que conseguimos desde logo segregar falhas de produto, enquanto no TDL não conseguimos distinguir se as falhas estão relacionadas com o produto ou com o próprio equipamento de teste.

O seguinte teste, ainda antes da fase do burn-in, é o PreTest. O PreTest é um teste funcional e tem como objectivo detectar problemas de equipamentos, tais como problemas de contacto das boards, sockets e outros. À medida que o teste ocorre e são identificados as falhas, são tomadas medidas de acordo com o tipo de falhas. Se a falha estiver num socket este será mascarado de modo a não ser usado, até ser usado ou substituído. Se forem problemas nas unidades, no fim do teste estas são retiradas para evitar o burn-in. Concluído o load, as boards são agrupadas e carregadas no forno de Burn-in.

As várias operações de teste, integradas com o processo de fabrico, podem ser vistas na figura seguinte:

12 Encaixes individuais para cada componente, que asseguram a ligação eléctrica entre as unidades e o

equipamento de teste.


24

Teste da wafer

PreAssembly(desbaste e corte)

Die Bond

Wire Bond

Die Bond

Wire Bond

Mold Mold

DeDum, DeJunk+

PlatingBall placing

Trim & Form Singulation

Load

Burn-in

PreTest

Teste

TSOP BOC

Falhas TBL/TDL

Falhas PreTest

Falhas de BUI

Falhas nos testes

Ope

raçõ

es d

e A

ssem

blag

em

Printing

Ope

raçõ

es d

e Te

ste

Figura 16 � Operações de testes dos componentes

3.3.3.2.1 Burn-in

O burn-in consiste num processo de envelhecimento dos componentes que tem como principal objectivo baixar o número de falhas precoces, associadas ao início de vida dos componentes, até que se consiga cumprir os requisitos estabelecidos pelo cliente. Este processo é possível devido ao stress térmico e tensões elevadas a que os componentes são


25

sujeitos no forno, que vai acelerar o ciclo de vida dos mesmos. Neste sentido, existem três tipos de processamento para o burn-in: WLA, WLF e o O3L, onde os dois últimos seguem a curva da banheira. A curva da banheira é um conceito geral, que mostra graficamente a distribuição das falhas nos dispositivos ao longo do tempo (Figura 17).

Figura 17 � Curva da banheira

Esta curva pode ser dividida em 3 fases, a fase prematura que a correspondem falhas precoces tais como defeitos graves de fabrico, falhas devido à �juventude� dos materiais usados etc. é nesta fase que o Burn-in vai incidir. Estas falhas vão diminuindo ao longo do tempo até chegar à fase seguinte que está relacionada com a estabilização do dispositivo, e por isso o nível de falhas é mais ou menos constante. Passado um certo período de tempo, entramos na fase da velhice que está relacionada com as falhas associadas ao desgaste do dispositivo e próprio ciclo de vida, onde as falhas começam a aumentar novamente. A partir desta fase os dispositivos deixam de poder ser considerados, já que é economicamente inviável.

No processamento WLA os lotes no forno são processados durante um período de tempo fixo. Após um certo período em burn-in, equivalente ao valor médio do roadmap13 do pior produto, é tomada uma decisão se existe a necessidade de novo período de burn-in ou não. O valor máximo equivale ao valor máximo do roadmap.

O O3L consiste num processamento indiferenciado para os lotes o que geralmente resulta num só lote no fim do burn-in. O tempo de processamento decorre da média entre a curva da banheira do pior e melhor lote.

No WLF, que é o mais usual, o burn-in está agrupado por produtos com características iguais. Durante o burn-in, em vários períodos de tempo, são feitas leituras do comportamento do produto comparativamente à curva da banheira. Se após um limite de tempo máximo já definido, ainda não existirem duas leituras abaixo do número de falhas aceitável estipulado pelo cliente, geralmente os componentes são downgraded (2ª qualidade). Concluído o burn-in os componentes entram na fase de testes.

13 Mapa definido para o burn-in do produto, definido pelo departamento de Qualidade da IFX.


26

3.3.3.2.2 Testes

Esta fase de testes vem concluir as TO nos componentes. Estes testes consistem em testes eléctricos de forma a verificar se as unidades estão de acordo com todas as especificações de funcionamento.

As especificações standard para as memórias SDRAM são definidas pela INTEL de forma a assegurar compatibilidade entre as memórias produzidas pelos vários fabricantes. Da especificação podemos referir alguns requisitos, tais como descrição dos pinos, modos de funcionamento e de endereçamento, parâmetros DC (potência e corrente) e AC (parâmetros temporais). A partir da especificação cada fabricante define as suas próprias especificações.

Dependendo do mercado, pode existir a necessidade de separar fisicamente os componentes que cumpram certos tipos de requisitos como por exemplo consumo e velocidade. O último teste efectuado é responsável pela separação dos componentes funcionais mas com diferentes categorias de velocidade. Essas categorias são chamadas de bin1 e bin3,sendo que o bin1 está associado aos componentes QC, que cumprem todos os requisitos, e o Bin3 aos componentes NC, de menor qualidade, que ainda encontram clientes no mercado apesar de não serem tão rápidos. Os bin2 e bin4, associados a componentes pass, não estão a ser usados de momento.

Os outros testes farão a separação dos componentes não funcionais, por categorias de falha, sendo que o bin5 está associado a falhas de contacto, o bin6 a falhas funcionais (soft fails), o bin7 a falhas de corrente (testes paramétricos) e bin8 a falhas graves, por exemplo retenção. A partir destes dados podem ser tomadas várias medidas: repete-se os testes (acção de retest), noutros faz-se o rework (já passou a fase de testes e mais tarde apareceram problemas, e por isso volta a repetir os testes), ou então são scrapt (sucata).

Na área de testes existem dois tipos de equipamentos: a tester e a handler.

Figura 18 � Equipamentos de teste de componentes

A tester é responsável por gerar todos os sinais eléctricos a aplicar à memória, de acordo com o conjunto de testes que vai processar. A handler é alimentada com as memórias vindas da operação anterior e é responsável por colocar as memórias nas condições de temperatura a que estas deverão ser testadas, e por fazer a separação destas unidades por bins de acordo com os resultados de teste que a tester enviou.

TESTER

Programa de teste

Handler

HiFix

Test head

Cabode comunicação


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Quando terminados os testes, os componentes são marcados a laser para posterior identificação, é verificado o estado exterior e empacotados.

3.3.4 Processo de fabrico de módulos

3.3.4.1 Operações de Assemblagem

Processados os componentes, podemos dar seguimento ao processo de assemblagem dos módulos. Este processo nos módulos, na sala dos 100k, decorre pela seguinte ordem:

Figura 19 � Processo de fabrico de módulos

• Loading

Nesta operação as PCBs são colocadas em linha.

• Paste printing

De seguida coloca-se a pasta de solda nas PCBs. Esta operação é feita usando uma máscara, sob a qual se posiciona a PCB com a ajuda de um work holder, que auxilia este processo (ver Figura 20).

Figura 20 � Paste printing

L o a d in g

P a s te p r in t in g

P ic k & P la c e

D e p a n e l in g

L a b e l in g

R e flo w

V is u a l& M e c h a n ic a l In s p e c t io n


28

A máscara é coberta com a pasta de solda, passando através dos orifícios do stencil a que correspondem os contactos onde serão colocados os respectivos componentes. No caso das PCBs serem do tipo double-side, as PCBs são viradas e a mesma operação repetida.

• Pick & Place

A pick & place é um equipamento que vai pegar nos componentes activos e passivos e colocá-los em cima das PCBs que já tem a pasta de solda nos pontos de contactos dos componentes com a placa.

• Reflow

Seguidamente, a placa vai passar por um forno a altas temperaturas para fazer a fusão da pasta de solda e posterior solidificação para que os componentes fiquem soldados à placa. O resultado após o reflow é o seguinte:

Figura 21 � PCBs populadas

• Depaneling Os módulos que constituem a placa são agora ser separados uns dos outros.

• Inspecção visual e mecânica

Na V.M. vai ser realizada uma inspecção a 100% dos módulos para a detecção de alguma eventual imperfeição. Caso exista, o módulo em causa será enviado para a estação de rework14 onde será tentada a sua recuperação.

• Labeling

Após o V.M. os módulos levam uma etiqueta de identificação. Um módulo concluído está representado na Figura 22.

Figura 22 � Módulo de memória

14 Na estação de rework, o componente em causa é substituído por outro na PCB.


29

3.3.4.2 Operações de teste

Os testes de módulos podem ser divididos em duas fases principais, como se pode ver na figura seguinte:

Testes APT

Figura 23 � Testes nos módulos

A fase inicial, �Testes�, consiste em vários testes que tem como objectivo assegurar as especificações de cada produto. A sequência normal de testes é:

• Testes de contacto

• Testes paramétricos

• Testes funcionais puros (ler e escrever nas células de memória)

• Testes de retenção

Nesta sequência ainda se incluem outro tipo de testes, que não serão referidos uma vez que são específicos do processo da Infineon.

Os testes efectuados variam de acordo com o tipo de produtos:

• Testes P2, a altas temperaturas, e P4, a baixas temperaturas, para módulos do cliente X.

• Testes P2, a altas temperaturas para módulos uDIMM, Registered, do cliente Y e customized

• Testes B2, a altas temperaturas (mega TTR), para módulos unbuffered.

Este processo decorre de forma semelhante ao teste dos componentes, com a utilização da tester para efectuar os respectivos testes.

A fase APT simula o funcionamento do módulo num computador, tal como se estivesse em funcionamento real no cliente. Este teste é feito em boards a temperatura ambiente.

É necessário referir que nem todos os produtos fazem o flow de testes completo, como é o caso do cliente X que não faz o APT.


30

4 Revisão Tecnológica

Este capítulo tem como objectivo apresentar o estado da arte na monitorização do teste da wafer e componentes, assim como do problema em causa, monitorização e métodos de caracterização de falhas em módulos. Para isso serão apresentadas as várias ferramentas que existem para a monitorização, e que fazem o mesmo ou semelhante na resolução do problema. Ao longo das próximas secções serão apresentados todos os conceitos incluídos no processo, o que permitirá cobrirem o maior número de correlações possíveis na solução proposta.

As ferramentas de monitorização no teste da wafer e componentes são consideradas relevantes uma vez que poderão ter aplicações semelhantes nos módulos.

Serão ainda apresentadas as tecnologias a considerar para o desenvolvimento da solução, um protótipo que funcionará como prova de conceito.

4.1 Ferramentas existentes

A este nível de informação, será apenas detalhado a monitorização dos módulos, devido ao impacto que esta informação pode ter a níveis de confidencialidade. As ferramentas usadas na monitorização das outras fases do processo serão apenas descritas na generalidade, tendo-se, no entanto optado por apresentar as ferramentas mais importantes e que influenciaram de alguma forma a solução proposta.

4.1.1 Monitorização no teste da wafer

Os resultados de teste à wafer são guardados numa única base de dados, EBS, sendo a extracção de dados feita usando uma ferramenta muito poderosa e flexível a nível de extracção de dados desenvolvida na IFX cujo nome é JEDI. O JEDI permite a reprodução de múltiplos relatórios, incluindo se necessário informações das outras localizações da Infineon, que façam o teste da wafer.

Para a análise dos dados, existem várias ferramentas disponíveis, onde as principais são:

• Map viewer

Permite a visualização das várias wafers, onde a cada cor está associada um tipo de segregação (bin), verde para dies que passaram nos testes, e outras cores que variam com o tipo de falhas. Na figura seguinte podemos ver um exemplo de um resultado para uma wafer.

Figura 24 � Wafer map


31

Esta ferramenta é bastante útil uma vez que permite visualmente uma identificação rápida das falhas, e consequentemente a descoberta de assinaturas de falhas.

• Wafer test monitor

Esta ferramenta fornece-nos informações acerca do estado da linha de teste, em tempo real, maioritariamente relacionadas com o estado dos equipamentos:

• Indica que tester está a ser usada e que operações estão a realizar (Prefuse ou Postfuse)

• Indica que laser está a ser usada

• Indica que lotes que estão a ser processados

• Indica qual o tempo estimado para finalizar o processo

• Indica o yield das wafers

• Indica o yield dos lotes, que consiste essencialmente na média do yield das wafers correspondentes a cada lote.

As ferramentas existente suportam as necessidades básicas no teste da wafer, no entanto, constatou-se a necessidade de ferramentas que efectuem de forma automática as correlações mais comuns, para assim facilitar a caracterização das falhas.

É de salientar, que uma vez que a monitorização do processo de FE no Porto resume-se ao teste da wafer, os dados resultantes ficam disponíveis para as outras localizações de FE da Infineon, para que as mesmas na presença dos dados relativos a todo o processo, possam analisar e caracterizar as falhas. Na IFPT analisa-se essencialmente problemas relacionados com falhas de equipamento, sendo da competência das fábricas que enviam as wafers a caracterização das outras falhas.

4.1.2 Monitorização nos componentes

As principais bases de dados usadas nos componentes são a �LPC INT� que nos dá resultados de burn-in e testes; e a �DWH TEST� que nos dá, por exemplo, o histórico do lote (características do lote e dados de processamento) e a localização deles.

A análise dos resultados dos vários testes nos componentes não é totalmente independente nas várias fases, já que os resultados dos testes prévios a cada fase podem fornecer em muitos casos, na respectiva análise, a traceability necessária para detectar a origem da falha.

4.1.2.1 TDL/TBL e PreTest

A ferramenta de extracção mais usada nesta fase é o Microsoft Access. Para análise e manipulação de dados o EPA usa maioritariamente o Microsoft Excel, assim como ferramentas desenvolvidas internamente em Microsoft Access.

As ferramentas disponíveis, consideradas temporárias na medida que foram desenvolvidas como protótipo para posterior implementação pelo IT, consideram as funcionalidades de análise mais básicas. As funcionalidades mais importantes são:

• Análise da fail string

A fail string, tal como o nome indica, é uma string formada por valores de �F� e ��.� a que correspondem, respectivamente, a categorias de testes que falharam ou passaram. A análise desta string inclui a descodificação da mesma e a correlação das várias strings


32

com os tipos de falhas disponíveis numa BD, em cada produto. Se a falha em causa for identificada na BD, realiza-se a caracterização da mesma, que é o principal objectivo.

• Desenho do chip

Neste caso, é feita uma representação gráfica do chip, que está dividido como uma matriz onde a cada posição do chip está associada uma cor. Essas cores permitem-nos visualizar a distribuição das falhas no chip.

Na Figura 25 podemos observar um layout representativo, com maior incidência numa �esquina� do chip, que são as chamadas falhas de chipping corner.

Figura 25 � Localização da falha nos componentes

Na figure seguinte (Figura 26), podemos observar o resultado da análise do laboratório para uma falha deste género, que valida a análise prévia. Esta figura é obtida através de um equipamento de ultra sons, que constroem em 3D o componente em causa.

A análise do laboratório no entanto, só é requisitada para tentar identificar, por exemplo, de que forma foi efectuado o chipping e se existe algum vestígio na zona com defeito decorrente de algum tipo de equipamento. A análise do EPA apenas indica o tipo de falha que pode ter ocorrido, não a causa. A origem da falha (caracterização) na maior parte das vezes pode ser identificada na presença dos resultados do laboratório em conjunto com os do EPA.

Figura 26 � Análise de laboratótio para o chipping corner

As ferramentas disponíveis para a monitorização neste momento, permitem a caracterização das falhas mais óbvias, sendo necessário contudo, o desenvolvimento de novas ferramentas para a integração dos indicadores obtidos pelas ferramentas de análise, num contexto automático na linha, permitindo que certas acções sejam tomadas directamente na produção, sem a intervenção dos elementos do EPA.


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Outra limitação está relacionada com a pouca flexibilidade das ferramentas disponíveis para interacção na linha. Estas ferramentas não estão preparadas para automatizar os pedidos por parte do EPA, por exemplo para parar só os chips em falhas no lote, dando seguimento ao restante lote. O que se verifica neste momento é a paragem do lote completo.

4.1.2.2 Burn-in

Os resultados destes testes são avaliados diariamente usando para a extracção de dados o Microsoft Access e o Business Objects.

Para a análise usam-se ferramentas desenvolvidas na IFX tais como Backend Analysis Framework, que permite gerar vários tipos de relatórios. Um exemplo é o Lotlisting (relatório diário disponível no Microsoft Excel), que fornece resultados por exemplo a nível de yield, separação dos componentes por bins e tempos de processamento.

Burn In Lotlisting Daily Summary

SDRAM / DDR

PRE

TES

T

BE-F

AIL

3V-F

CN

-RT

3V-F

CN

1

UAT

-1 u

niqu

e

UA

T-1

VR

T-1

3V-F

CN

2

UA

T-2

VR

T_2

VRT

100C

APP

3-P

re

256M_LS14__IFDD Volume Pass BI Yield Bin1% Bin2% Bin3% Bin4% Bin5% Bin6% Bin7% Bin8% Bin9% BinA% BinB% BinC%DW-22 229616 221276 96.37 0.15 0.05 0.00 0.22 0.00 0.68 0.53 0.19 0.29 0.56 0.00 0.17DW-23 11002 10680 97.07 0.12 0.03 0.00 0.19 0.00 0.65 0.39 0.15 0.30 0.44 0.00 0.19

∆ -218614 -210596 0.71 -0.03 -0.02 0.00 -0.03 0.00 -0.03 -0.14 -0.05 0.01 -0.13 0.00 0.02 Figura 27 � Lotlisting de Burn-in

Usando esta ferramenta, também é possível obter resultados acerca de tempo de stress, media de horas de processamento e falhas acima do requisito do cliente. Na Figura 28 podemos ver por semana, a distribuição dos resultados de tempo de stress.

Figura 28 � Resultados de tempo de teste

A principal ferramenta de suporte nesta fase é o Microsoft Excel.

magalhac

0.15 0.05 0.00 0.22 0.00 0.68 0.53 0.19 0.29 0.56 0.00 0.17 0.12 0.03 0.00 0.19 0.00 0.65 0.39 0.15 0.30 0.44 0.00 0.19 -0.03 -0.02 0.00 -0.03 0.00 -0.03 -0.14 -0.05 0.01 -0.13 0.00 0.02

magalhac

SDRAM / DDR 256M_LS14__IFDD


34

4.1.2.3 Testes

A nível de testes, as ferramentas de extracção são as mesmas que no burn-in. Para a análise dos dados também é usada a ferramenta Backend Analysis Framework.

A Backend Analysis Framework é usada na monitorização diária para gerar o Lotlisting de testes. A Lotlisting, visualizada no Microsoft Excel, agrupa os yields e a distribuição dos chips pelos vários bins, não só diariamente mas também semanalmente. Os resultados semanais são importantes na medida em que permitem efectuar comparações (linha �A� da Figura 29), entre a semana em causa e a semana anterior, para observar a evolução dos resultados.

Figura 29 � LotListing em testes de componentes

Para dar suporte à análise da Lotlisting existem ainda outras ferramentas, como o CEDA que é uma ferramenta de estatística, usando-se essencialmente para cálculos estatísticos, distribuições e visualização de gráficos e o Microsoft Excel.

A nível semanal, a Backend Analysis Framework ainda é usada para gerar dois tipos de relatórios:

• FAB CLUSTER

Neste relatório obtemos várias informações, incluindo open lot yield15, yield das várias operações, velocidades e material downgraded durante essa semana.

• Product report

Neste relatório obtemos resultados de burn-in e teste, yields por operação, pareto16 das falhas e outros indicadores.

4.1.3 Monitorização nos módulos

As principais bases de dados usadas na monitorização de módulos são:

• DWH

15 Quociente entre os componentes QC e o número total dos componentes 16 Pareto representa graficamente as várias categorias de testes, organizadas por ordem decrescente relativamente

às falhas.

magalhac

magalhac

magalhac

magalhac

magalhac

magalhac


35

Dados específicos para caracterização dos módulos, isto é, dados logísticos dos lotes tais como história do lote, tipo de produto, assim como indicações se o módulo é single side ou double side entre outros.

• LPC INT

Fornece resultados de teste e resultados de APT nos módulos.

• QDS

QDS que agrega a informação relativa às inspecções visuais realizadas no processo de assemblagem, assim como informações de APT, por exemplo, resultados de análise de APT, tipos de falha, quantidade e outros.

4.1.3.1 Resultados dos testes

Os resultados de teste e APT são obtidos através das bases de dados supracitadas, usando para esse efeito o Microsoft Access e o Business Objects. No entanto, antes dos ficheiros originais de teste serem transferidos para as respectivas BD, eles são submetidos a certos filtros, eliminando assim possíveis redundâncias do mesmo para as BD.

Nesse sentido, foi elaborado um documento que descreve e compara exaustivamente o conteúdo dos ficheiros originais e das tabelas mais usadas das bases de dados (presente no ANEXO A: Descrição dos ficheiros originais e tabelas resultantes). O objectivo deste documento é verificar se existem conteúdos úteis para a análise que não estão a ser considerados devido aos filtros aplicados nos ficheiros originais dos resultados de teste. As conclusões relativas a este tema serão apresentadas ainda neste capítulo.

Os modelos relacionais de cada uma das BD não serão apresentados, não só por motivos de confidencialidade mas também devido à enorme complexidade das mesmas. Além disso, a descrição de cada base de dados está fora do âmbito deste estágio, sendo que não é viável no tempo definido para o mesmo.

Nas descrições seguintes podemos visualizar cada uma das tabelas em estudo e a forma como elas se integram nas respectivas base de dados, assim como uma breve explicação de forma a contextualizar o leitor, sem necessariamente ler a descrição em anexo.


36

Figura 30 � Diagrama de resultados de teste e APT

• A tabela HLAPP_T_ALLCHIPDATA fornece-nos dados de teste para cada chip, em cada módulo do lote. Estes resultados referem-se apenas ao teste dos chips integrados nos módulos, sendo que ainda existem disponíveis os resultados de teste dos componentes independentes17. Os principais dados disponíveis nesta tabela são: ID do módulo em causa, posição do chip, DQs associados a essa posição18, string com o ID de no máximo três categorias de falhas funcionais19, banco em que se situa o chip, localização do FE, número da wafer e coordenadas na wafer para identificar a posição do chip

• A tabela HLAPP_T_CHIPDATA_F3 fornece-nos dados sobre resultados de teste de cada módulo por lote, como por exemplo, fail string, separação da primeira falha no respectivo bin e ID da primeira categoria de teste isto no caso de existiram falhas, senão estes campos ficam vazios.

• A tabela HLAPP_T_LOTDATA_L2 fornece-nos dados sobre resultados de teste de cada lote, tais como número de módulos em falha, número de módulos sem falhas, número de módulos total no lote, tester usada, quantas vezes foram efectuados os testes (máximo de 2 vezes por norma da Infineon), características de teste (temperatura, duração�) e outros.

17 Estes dados são analisados após a fase de teste dos componentes. 18 Os DQs representam-se, nos módulos, na área que realiza o contacto com a tester. Estes permitem a leitura e

escrita nas memórias. 19 Esta informação refere-se ao campo FAIL_CNO da tabela.


37

• A tabela HLAPP_T_LOTCATEGORY_L2 fornece-nos dados sobre resultados de teste no que se refere às categorias de teste. Por cada categoria, temos a quantidade de falhas e bin a que pertence.

• A tabela HLAPP_T_LOTSORT_L2 fornece-nos, para cada lote, dados acerca do número de módulos por cada bin.

Os resultados de APT são organizados em 4 tipos de ficheiros originais, com as extensões CNV, EER, ADF e EOK. CNV consiste no formato comprimido do ficheiro de erro, não sendo necessário para carregar a base de dados. EER guarda o nome do ficheiro de falhas, se o upload para a base de dados não se efectuar com sucesso. ADF contém informações gerais acerca do teste (board usada, velocidade, tempo processamento, versão de teste�) assim como resultados de falhas e pass. Finalmente, EOK é o ficheiro que contém resultados específicos acerca das falhas do APT, sendo gerado apenas na ocorrência das mesmas. Apenas os ficheiros com extensão .ADF e .EOK são considerados para carregar as bases de dados, uma vez que são os únicos que se focam directamente em resultados de APT.

As principais tabelas geradas a partir dos mesmos são:

• A tabela APT_APT_FAILDETAILS_FSTFAIL fornece-nos informações acerca da primeira falha por módulo testado, como o ID do módulo, tipo de teste é que falhou, número de falhas e em que socket se realizou.

• A tabela APT_APT_FAILDETAILS_SUBTESTS fornece-nos resultados da primeira falha para cada ficheiro EOK, por exemplo, tipo de teste é que falhou, número de falhas, socket, agrupamento de DQs em falha e número do banco que falhou.

• A tabela APT_APT_RUN_DATA fornece-nos dados sobre o processamento (run) da board de teste, para os vários módulos do lote, por exemplo, número da board, versão de APT, número de sockets usados, início e fim do teste e outros.

4.1.3.2 Ferramentas de monitorização

Na análise diária usa-se o lotlisting, gerado pela Backend Analysis Framework, que se baseia essencialmente nos dados da tabela HLAPP_CHIPDATA_F3.

Figura 31 � Lotlisting dos módulos

A Lotlisting, que é exportada directamente para Microsoft Excel, apresenta por lote e agrupados por produto, o número de módulos que passaram nos testes, o número de lotes testados no total, o yield do primeiro teste e o último (só podem existir no máximo dois testes), as categorias de teste com maior número de falhas e a segregação dos módulos

magalhac


38

resultante dos testes efectuados. Essa segregação, representada em percentagem, é feita por bins que tem o seguinte significado:

Bin Descrição

1 Módulos sem falhas (pass)

2

3

4

Não estão a ser usados de momento

5 Módulos com falhas em testes de contacto

6 Módulos com falhas em testes funcionais

7 Módulos com falhas em testes paramétricas

8 Módulos com falhas em testes funcionais

Tabela 2 � Descrição dos bins em módulos

Outra ferramenta, fundamental na monitorização diária, é o socket report. Os sockets têm a mesma função que nos componentes, isto é, assegurar a ligação eléctrica entre o módulo e a tester.

Figura 32 � Output do socket report

No socket report podemos ver os resultados por bins de acordo com o socket utilizado, o que em caso de falha, podem ser associados a correlações de equipamento de teste. No caso representado na Figura 32, visualmente podemos identificar uma possível correlação do socket número 2 com as falhas de módulos em bin5.


39

Semanalmente, também é produzido outro relatório usando a Backend Analysis Framework, nomeadamente Product Report. Neste relatório os indicadores mais importantes são os resultados de teste e APT, yields por operação, pareto das falhas e outros indicadores.

De forma a completar os dados de teste, sem foco temporal específico, são usadas várias ferramentas de suporte, que variam de acordo com o tipo de análise desejada:

• Test Coverage Monitor (TCM)

O TCM permite-nos gerar relatórios, agrupados por bin, tipo de teste, ou produto, que possuem dados acerca da tabela LOTDATA_L2 e outros indicadores, tais como descodificação da fail string, relativos a uma única falha, à primeira falha ou ao total das falhas.

• CEDA

Descrita no processo de monitorização dos componentes.

• Microsoft Excel

Para possíveis simulações e manipulação dos dados, é usada essencialmente o Microsoft Excel, uma vez que o Microsoft Access tem algumas limitações nesse sentido.

Para a monitorização do APT é usada essencialmente a base de dados QDS, a partir da qual são feitas várias simulações.

Existe também outra ferramenta, APT Bitmap Viewer, que permite visualizar células específicas no chip, que são referenciadas por endereços no chip. O chip em si é localizado através dos DQs fornecidos nos resultados de APT.

4.1.3.3 Análise

4.1.3.3.1 Resultados de teste

4.1.3.3.1.1 Dados de AllChipDdata

Pudemos identificar várias limitações no que se refere a estes dados. O mais significativo é apenas apresentar dados sobre testes funcionais, não paramétricos. Uma explicação para isso pode passar pelo próprio tipo de testes efectuados, de correntes e tensões, que dificilmente conseguem actuar num só componente, uma vez que os componentes sofrem interferências entre eles.

As outras limitações estão relacionadas principalmente com o tempo de processamento do teste. Para todos os produtos, excepto 256M S14, 512M D11 e 512M D90, obtemos dados de teste apenas para as falhas.

De forma a tornar mais compreensível este conceito, são apresentadas duas figuras, onde na Figura 33 se visualiza o resultado da activação dos testes para falhas e pass, e na Figura 34 observamos um exemplo com apenas as falhas activas.


40

Figura 33 � AllChipData para produtos 256M S14

Figura 34 � AllChipData para produtos distintos de 256M S14, 512M D11 e 512M D90

Graficamente, detecta-se a diferença na última coluna à direita, FAIL_CNO, que no caso de terem existido falhas no chip este campo aparece preenchido com as categorias de testes funcionais.

Esta limitação pode implicar dificuldades para efectuar análises, nomeadamente leitura do chip ID20para correlações com o FE. A este nível é necessário ter dados com e sem falhas, para assim calcular o impacto de determinado FE, ou número da wafer que falha no total (falhas e pass) de cada um respectivamente. Essa análise estaria incompleta se só considerasse o número total de FE em falha, já que pode variar o número de chips de cada FE, e por isso com maior ou menor influência nos resultados.

Esta limitação está relacionada principalmente com o tempo de processamento do teste, uma vez que a leitura do Chip ID é efectuada no fim do flow de teste. Se o teste incluir a leitura de Chip ID, por muito importante que seja, para todos os produtos verifica-se uma diminuição na eficiência de produção de aproximadamente 6%. É de salientar, que todos os produtos excluídos possuem já um back groung sólido a nível de resultados de teste pelo que se considera nestes casos vantajoso a desactivação das propriedades de leitura do chip ID. Em casos esporádicos, para alguma falha mais grave que ocorra, recorre-se aos laboratórios para efectuar a leitura do mesmo.

Não foram detectadas diferenças relevantes entre o ficheiro original e a tabela HLAPP_ALLCHIPDATA pelo que não foram aconselhadas modificações nos filtros existentes. Esta tabela é muito importante, na medida em que é a única fonte de dados com informações específicas dos chips utilizados.

Para concluir, detectou-se ainda, que no caso dos módulos serem do tipo fully bufered DIMM, não existem dados no AllChipData, por limitações do programa de teste para aceder a esta informação.

4.1.3.3.1.2 Dados de ChipDdata

20 Chip ID é caracterizado pelo conjunto de dados com localização de FE, wafer e respectivas coordenadas na

wafer X e Y.


41

Uma vantagem clara destes dados está relacionada com o facto de termos informações relativas a todos os testes, funcionais e paramétricos, que são representados na fail string.

No entanto, a descodificação da fail string já é um problema. A única referência directa às falhas é através de um campo denominado CAT, que apresenta apenas o ID da primeira falha. Para a descodificação desta fail string, como já foi referido, é necessário usar uma ferramenta distinta, o TCM.

Sobre os vários campos disponíveis no ficheiro original, foram detectados o COMPFAIL e ADDRESSFAIL que poderiam ser substitutos ideais para a informação do chip ID, no entanto de novo por motivos de tempo de processamento estes não são lidos.

Uma vez que o problema da leitura do chip ID não se verificou ser possível nestes testes, não são aconselhadas mudanças no que respeita aos filtros e tabela de dados.

4.1.3.3.1.3 Dados de LotData, LotSort, Lot Category

Neste caso, o ficheiro original deu origem a três tabelas diferentes. Da mesma forma, verificou-se que o conteúdo deste ficheiro é utilizado na sua totalidade pelo que não se recomendam mudanças nos filtros das tabelas que temos acesso na produção.

Mais uma vez, a informação disponível relativamente às categorias de falha, só se referem à primeira falha no módulo.

4.1.3.3.2 Resultados de APT

Este teste é particularmente importante, uma vez que é o último teste efectuado antes de ser enviado para o cliente. Assim o número de falhas nesta fase devem ser muito pequenas, caso contrário representa graves prejuízos económicos uma vez que consiste no produto final para venda. Desta forma, na maioria dos casos as falhas de APT são prioritárias quando comparadas com os outros resultados de teste, e tem que ser detectadas, analisadas e caracterizadas rapidamente, o que justifica explorar todas as possibilidades dos dados de APT.

O problema mais relevante nesta fase era a inexistência de dados de chip ID para a maioria dos produtos.

Em certos produtos, como o 512M D11, 512M D90 e 256M S14, podemos combinar as tabelas de teste, nomeadamente AllChipData, com as tabelas de APT. Na tabela AllChipData temos dados de todos os chips, independentemente de terem falhado ou não, o que fornece o acesso às posições de todos os chips e respectivos DQs. Pelos resultados de APT temos acesso aos DQs do chip em falha. A partir desta informação, e de acordo com o respectivo número do lote e do módulo, podemos correlacionar os dados de APT com o FE (dados do Chip ID), assim como obter outras informações tais como comportamento desses chips nos testes prévios.

Nos outros produtos, o chip ID não é lido. Pela tabelas de AllChipData apenas temos informação relativa aos chips em falha e DQs respectivos, pelo que se soubermos os DQs do chip em falha em APT, na maioria das vezes, não nos é possível tirar resultados acerca da posição do chip e correlacionar com os restantes dados, já que os DQs em falha em APT podem não coincidir com os DQs em falha nos testes prévios.

Comparando os ficheiros originais e as tabelas resultantes não são aconselhadas modificações nos filtros existentes, principalmente devido à impossibilidade de ler o chip ID em ambos, que era uma das grandes falhas identificadas.


42

4.1.3.3.3 Ferramentas de monitorização

O primeiro resultado desta análise esta sobretudo relacionada com o número de ferramentas disponíveis. Este resultado é importante na medida em que existe a necessidade de lidar com várias interfaces, o que aumenta o tempo útil de análise, além de existirem limitações na exportação de dados, para interagir com os restantes resultados. Outra consequência directa é que os utilizadores não têm tempo disponível para aprofundar os conhecimentos de cada ferramenta, tendo apenas formação em algumas específicas, e por isso as suas potencialidades não são exploradas ao máximo. Neste sentido pode dificultar a análise diária.

Quanto à lotlisting, esta é a única ferramenta que explora os dados da tabela HLAPP_T_ChipData_F3, com excepção dos dados da fail string.

O soket report cobre falhas de equipamento, referentes a sockets, que podem ter falhado, por exemplo, devido ao processo de mascarar, e por isso influenciam os resultados de teste dos módulos.

O TCM de momento é a única ferramenta que descodifica os caracteres da fail string por categorias de teste. A principal limitação desta ferramenta é a exportação dos dados, que só é possível devido aos tradicionais comandos copy e paste para o Microsoft Excel. Também pode ser um bocado lenta, quando processados vários dados.

Quanto a ferramentas de análise de APT, existem muito poucas, no entanto que cobrem as necessidades básicas de análise, sempre limitadas pela leitura do chip ID. Ainda existe o APT Bitmap viewer que permite a visualização com grande detalhe do array desejado da célula, assim como permite a caracterização de falhas ao nível da assinatura eléctrica, devido à identificação da localização da falha, por exemplo falha numa só célula, falhas orientadas à bitline e outras.

Salienta-se uma lacuna em ferramentas focadas nos dados da tabela HLAPP_T_ AllCHIPDATA_F3, cuja importância já foi explicada em cima.

De uma forma geral, existe sobretudo a necessidade de ferramentas que explorem os dados das várias tabelas de forma a identificar, ou apontar as correlações existentes de forma a proceder à caracterização das falhas.

Uma análise mais complexa decorre da falta de flexibilidade das interfaces entre resultados de teste da wafer, componentes e módulos.


43

5 Soluções consideradas

Uma solução a longo prazo, será naturalmente, integrar todas as funcionalidades destas ferramentas de módulos numa só, de forma a facilitar o cruzamento de dados, análise e caracterização das falhas. Outra solução a considerar passa pela integração das análises dos testes na wafer, componentes e módulos com melhorias directas a nível de traceability.

A solução mais óbvia para os dados da tabela HLAPP_T_ALLCHIPDATA seria activar os testes tanto para resultados de falha e pass de cada chip. No entanto, como já foi demonstrado de momento não é uma solução viável, nem excessivamente útil, pelo que se optou por sacrificar alguns dados, para diminuir o tempo de processamento.

Outra solução passa por desenvolver uma ferramenta protótipo, que sirva como prova de conceito para avaliar o impacto da análise destes dados na monitorização dos módulos. Após comprovado o sucesso da ferramenta, ela seria desenvolvida pela equipa do IT. Esta ferramenta estaria sempre limitada aos dados disponíveis, pelo menos resultados dos chips em falha, que permitem outro tipo de avaliações diferentes das correlações com o FE.

Da mesma forma, seria de considerar a activação de um step intermédio de teste, de forma a permitir a leitura do AllChipData no caso dos módulos serem do tipo fully bufered DIMM, para assim o protótipo incluir mais casos para análise.

Quantos aos dados do ChipData, seria vantajoso existir uma ferramenta que não só descodificasse a respectiva fail string, como a correlacionasse com os tipos de falhas mais comuns para proceder à respectiva caracterização, à semelhança do que acontece nos componentes. Esta solução possibilitaria correlações de resultados de teste com os resultados de assemblagem, já que a maioria das falhas identificadas são devido a problemas na assemblagem. Para desenvolver esta ferramenta, seria necessário, durante um período de tempo alargado, proceder a análises e correlações, com um número considerável de casos, para assim poder fundamentar cada uma das caracterizações efectuadas, pelo que não é viável no limitado período de tempo disponível para este projecto.

Outra solução menos exigente, no entanto útil, passa pela disponibilização da fail string descodificada pelas várias categorias de teste num formato mais acessível, por exemplo nas tabelas existentes nas bases de dados. Isto seria vantajoso uma vez que facilitaria o processo de análise, dispensando ao mesmo tempo a utilização de outra ferramenta além das que são mais usadas, o Microsoft Access ou Business Objects.

Quanto à leitura do chip ID em APT a solução poderia passar por activar todos os dados para o AllChipData, que sabemos não ter sido necessário até este momento. Esta solução permitiria correlações de APT com o processo de FE através do Chip ID como já foi explicado previamente, além de correlações com o processo de fabrico de BE uma vez que seria possível inclusive recuar até os dados de teste de componentes (traceability).

Outra solução poderia passar por programar as boards, de forma a ler os dados necessários. No entanto, além de ser um processo complicado devido às próprias limitações das boards, o número de falhas que ocorrem nesta fase não justificam esta modificação. Em caso de problemas, o laboratório intervêm para fazer a respectiva leitura do chip ID, conseguindo assim a identificação dos chips em causa.


44

A nível de melhorias em equipamentos no que se refere à leitura do chip ID, foi ainda detectado um equipamento novo, desenvolvido na Infineon de Munique. Este equipamento lê de forma mais célere o chip ID dos módulos. Assim sendo, o Chip ID Reader foi uma das soluções consideradas por contribuir para a melhoria da performance dos laboratórios, que indirectamente afecta a capacidade de resposta da equipa do EPA de módulos, importante quando se deparam com falhas.


45

6 Soluções implementadas

6.1 Chip ID Reader

O Chip ID Reader consiste num equipamento de análise, que essencialmente faz a leitura de do chip ID, assim como permite fazer testes de escrita e leitura na memória. Este equipamento era desconhecido na IFPT até ao momento desta análise.

O Chip ID Reader tem um volume muito pequeno, com cerca de 25x15x10 cm, e possui vários tipos de encaixes para testar os vários módulos, uma vez que as PCBs variam de acordo com o tipo de módulos (produtos).

Na Figura 35 podemos ver a interface inicial desta ferramenta, onde é escolhido o tipo de Produto, a PCB, e o DQ correspondente ao chip para o qual queremos os dados.

Figura 35 � Interface do Chip ID Reader

Na figura seguinte podemos ver a resposta do equipamento:

Code 1D856294401662413D00 Site Porto Lot No. 3A534593.00 Wafer No. 11 X/Y-Position X=12, Y=18 Prefuse Sort 1 Year 5 Week 34 Serial Number 593 Split lot info 00 Design 512M T90 03

Figura 36 � Output do Chip ID Reader

Como estávamos à espera, obtivemos o chip ID além de outros dados de forma a localizar esse chip, como número de lote, número de módulo e tipo de produto (design). Estes resultados são guardados num ficheiro do notepad, sendo possível também a exportação para ficheiros no Microsoft Excel.


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6.2 Protótipo baseado em dados do AllChipData

Entre as várias soluções propostas, optou-se por actuar nos dados da AllChipData, devido à inexistência de ferramentas nesta área e também pelo factor limitado de tempo. Nesta fase, era necessário considerar o período de tempo disponível para desenvolvimento do protótipo, como também para a aplicação prática do mesmo na monitorização diária, a partir do qual ainda seriam desenvolvidos os case studies que fundamentam a utilidade desta ferramenta.

Esta solução foi desenvolvida como um protótipo, que servirá como prova de conceito para avaliar o impacto da análise destes dados na monitorização dos módulos. Após comprovado o sucesso da ferramenta, ela será desenvolvida pela equipa de IT da IFPT.

6.2.1 Correlação de falhas funcionais com outro tipo de falhas

De forma a definir os indicadores a incluir no MEMAC, que permitam explorar o AllChipData mais eficientemente, foi necessário identificar de que forma as falhas funcionais estão correlacionadas com as restantes falhas de outros tipos, como por exemplo as do bin5 e bin7.

A estratégia seguida foi utilizar o TCM para extrair dados de teste, durante um período considerável (desde Fevereiro até Abril), considerando apenas produtos comparáveis nessa data, isto é, produtos 512M D11 e 256M S1421. Apenas nestes produtos se pode avaliar os dados em causa, já que o AllChipData está activo 100% para os mesmos.

Estes dados foram exportados para o Microsoft Excel, sendo que a partir da descodificação da fail string obtida para cada lote, obtivemos as respectivas categorias de teste, e consequente bin. Para cada produto, foi calculada a distribuição dos lotes por cada bin e efectuados cálculos de correlação.

Pelo coeficiente de Pearson, o coeficiente de correlação pode ser calculado através da seguinte equação:

Em que i é o número de lotes processados, e x e y correspondem aos bins para os quais vamos calcular o coeficiente.

Este coeficiente quantifica a força de associação linear entre dois bins, e portanto descreve quão bem uma linha recta se ajustaria através de uma nuvem de pontos. Assim, quanto maior for o coeficiente, maior é a correlação entre os bins considerados22. Este teorema apenas é aplicado quando as variáveis em causa são aproximadamente normais.

21 512M D90 não estava activo nesta data 22 O coeficiente de correlação máximo é 100%

∑ ∑

∑−−

−−=

i iii

ii

i

yyxx

yyxxr

22 )()(

))((


47

Para estes cálculos, consideram-se apenas o bin8, para falhas em testes funcionais, e os bins 5 e 7, para falhas em testes de contactos e paramétricos respectivamente. O bin6 é pouco usado, pelo que não será caso de estudo.

Os resultados obtidos foram os seguintes:

• 256M S14:

Correlação entre Bin5 e Bin8

0%

20%

40%

60%

80%

100%

0% 5% 10% 15% 20% 25%

Bin5

Bin

8

Figura 37 � Gráfico representativo da correlação entre Bin5 e Bin8 em 256M S14


0%

20%

40%

60%

80%

100%

0% 1% 2% 3% 4% 5% 6% 7% 8%

Bin7

Bin

8

Figura 38 � Gráfico representativo da correlação entre Bin7 e Bin8 em 256M S14

• 512M D11


0%

10%

20%

30%

40%

50%

60%

0% 5% 10% 15%

Bin5

Bin8

Figura 39 � Gráfico representativo da correlação entre Bin5 e Bin8 em 512M D11

r = 83.41%

r = 88.36%

r = 76.29%

magalhac

83.41%

magalhac

76.29%

magalhac

88.36%


48


0%5%

10%15%20%25%30%35%

0% 2% 4% 6% 8% 10% 12%

Bin7

Bin

8

Figura 40 � Gráfico representativo da correlação entre Bin7 e Bin8 em 512M D11

Produto Coef. Bin 5 � Bin 8 Coef. Bin 7 � Bin 8

256M S14 83.41% 76.29%

512M D11 88.36% 84.61%

Tabela 3 � Coeficientes de correlação entre Bin5 � Bin8 e Bin7 � Bin8

Consultando a Tabela 3 constata-se que de facto existe uma correlação muito elevada, entre os pares de bins testados, sobretudo entre os Bin5 e Bin8. O Bin5 está associado a falhas em testes de contacto, que na sua maioria, são caracterizados por problemas de produto. Por problemas de produto entende-se problemas na assemblagem, por exemplo, componentes activos e passivos deslocados, removidos ou em falta, problemas de solda, PCB com concavidade entre outros.

Esta correlação forte permite-nos concluir que, é perfeitamente fiável usarmos os resultados de testes funcionais para inferir sobre eventuais problemas de produto, detectáveis a partir de testes de contacto.

6.2.2 Tecnologias consideradas

Neste tópico apresentaremos as tecnologias envolvidas no desenvolvimento do protótipo. Desta forma, considerando os meios, tecnologias disponíveis no EPA, foi decidido que o protótipo seria desenvolvido sobre Microsoft Access.

Esta escolha deve-se sobretudo, à grande predominância de ferramentas baseadas no mesmo software, o que facilita a análise dos resultados da ferramenta, assim como a integração com os restantes dados disponíveis nas bases de dados.

As desvantagens desta ferramenta reflectem-se sobretudo no caso de ser necessário o processamento de um período de tempo elevado. Nesse caso, ou o processamento é muito lento, ou a base de dados não consegue suportar a informação por limitações de espaço, que é de 2G.

Outra tecnologia usada é necessariamente o Microsoft Excel, já que é a ferramenta que permite maior flexibilidade na manipulação dos dados, como se pode constatar até por vários resultados apresentados ao longo deste documento.

r = 84.61%

magalhac

84.61%

magalhac

83.41% 76.29% 88.36% 84.61%


49

É de salientar que o formato da solução não foi definido inicialmente, pelo que apenas era pedido a demonstração de resultados, no que refere aos dados do AllChipData, com case studies. Isso seria possível usando até o Microsoft Excel, sem no entanto permitir automatizar esse processo de forma eficiente, além de que seria sempre necessário o acesso às tabelas em causa. Desta forma, a estagiária tomou a iniciativa de desenvolver uma ferramenta, que permitisse o suporte à monitorização, e que indicasse rapidamente problemas, no que se refere aos dados de AllChipData que até agora não eram totalmente explorados.

Para o desenvolvimento da ferramenta foi necessário, obviamente um considerável investimento a nível de SQL de forma a obter os dados desejados da base de dados, assim como também foi usado o VBA para o desenvolvimento da interface.

6.2.3 Descrição do MEMAC

A ferramenta desenvolvida chama-se MEMAC, MEmory Modules All Chip Analyser. O MEMAC é uma ferramenta de software que é utilizada na monitorização do processo de fabrico dos módulos de memória SDRAM, pelo departamento de Engenharia de Produto.

Uma descrição mais detalhada das funcionalidades deste sistema pode ser observado no Anexo B.

Este software aponta ou fornece informações que permitam identificar as correlações ou padrões possíveis de falha de acordo com os resultados de teste, para assim proceder à caracterização de falhas que é o objectivo final. Os resultados de teste serão explorados do ponto de vista dos resultados funcionais, e por isso serão usados maioritariamente os conteúdos da tabela HLAPP_T_ALLCHIPDATA.

Estas operações estão disponíveis a partir de uma interface muito intuitiva, com a possibilidade de aplicar vários filtros possíveis sobre os dados e possibilita a exportação dos resultados para poderem ser analisados em Microsoft Excel.

Para atingir os seus objectivos o MEMAC recorre a agregação de várias tabelas externas, efectuando vários cálculos baseados nos estudos já apresentados, produzindo, desta forma, vários indicadores (em valor percentual), entre outros dados, que irão permitir fazer correlações, algumas das quais já foram apresentadas.

As principais funcionalidades contempladas nesta ferramenta, deduzidas pela análise efectuada, são:

• Integração com o sistema existente

• Correlações com o FE

Efectuando cálculos através da localização de FE dos lotes, e do número da wafer.

• Correlações com o produto

Por exemplo, utilizando o mapa da wafer disponível, com dados agrupados por tipo de produto, através de detecção de assinaturas de falhas.

• Correlações com o tipo de versões de teste de componentes.

Visualização gráfica da versão de teste com o yield loss respectivo que permite detectar a variação do yield de acordo com a versão de teste.

• Detecção de modos de falha em equipamento


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Utilização do mapa da wafer, agrupado por um período de tempo, o que pode permitir a detecção de assinaturas devido a falhas de equipamento.

Correlações utilizando o mapa da PCB disponível, que pode permitir a detecção de padrões e assinaturas na mesma, por exemplo devido a problemas na colocação dos componentes. • Indicador de robustez estatística dos dados disponíveis

Este indicador fornece-nos várias informações, tais como dados de processamento, relativos aos lotes considerados com dados de falhas no AllChipData, para detectar eventuais erros na importação de resultados para a BD (todos os lotes tem por defeito informação de falhas); dados de processamento relativos aos lotes que podem ser considerados para a análise de FE, e dados de processamento acerca dos lotes que entre os testados, tem dados de AllChipData.

A arquitectura do MEMAC baseia-se na clássica divisão em 3 camadas, sendo esta facilitada pela ferramenta usada. Deste modo, como pode ser observado na figura seguinte são usadas 3 bases de dados � duas remotas e uma local, específica do MEMAC � que alimentam os vários módulos com os dados relevantes e estes reportam ao utilizador através de formulários independentes da lógica de negócio.

Figura 41 � Arquitectura do MEMAC


51

6.2.4 Especificação do MEMAC

A especificação, disponível no anexo B, foi elaborada seguindo as boas práticas do IEEE de acordo com a norma recomendada para especificação de requisitos de software, 830-1998.

Esta especificação ficará disponível na IFPT, para uma implementação futura por parte da equipa de IT.


52

7 Desenvolvimento do MEMAC

Com este capítulo pretende-se que seja explicado como foi efectuada a implementação do MEMAC.

Essa implementação pode ser vista em três vertentes: base de dados, funcionalidades previstas e funcionalidades não previstas.

A vertente de base de dados é referente aos dados propriamente ditos, à sua utilização no contexto do MEMAC e a sua relação e inter dependência.

A vertente funcionalidades previstas, como o próprio nome indica, refere-se à implementação das funcionalidades básicas acordadas e a vertente funcionalidades não previstas refere-se a novas funcionalidades implementadas fora do âmbito do contrato inicial

As duas últimas vertentes são contempladas no documento de especificação, actualmente na segunda versão, presente no Anexo B.

7.1 Base de dados

Esta ferramenta é suportada por três base de dados como já referido, duas base de dados remotas, LPC INT e DWH, e uma local do MEMAC. Na figura seguinte, podemos as tabelas que foram usadas e de que forma estão relacionadas. Estas tabelas já foram apresentadas previamente, sendo que agora nos limitaremos a apresentar apenas os campos em causa nesta ferramenta, evitando desta forma a perda de confidencialidade da Infineon.

LPC INTMEMAC DB

DWH

MEMACMEMAC

X Y Z

© Infineon Technologies

Figura 42 � Comunicação das bases de dados usadas no MEMAC


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Do LPC INT são usadas as seguintes tabelas:

• HLAPP_T_ALLCHIPDATA

• HLAPP_T_LOTDATA_L2

Do DWH são usadas duas tabelas:

• DWH_COPY_V_DWH_WIP_DATA

• DWH_COPY_V_DWH_PRODUCT

De seguida será feita uma breve descrição dos campos mais relevantes de cada tabela usada.

HLAPP_T_LOTDATA_L2

Campos Tipo

de dados

Chave

primária? Descrição

LOTNUMBER TEXT Sim Número de lotes

MEASUREMENT TEXT Sim Tipo de teste efectuado, alta ou baixa temperatura

DATETIME_START TEXT Não

Data e hora concatenados relativamente ao inicio do teste

DATETIME_STOP TEXT Não Data e hora concatenados relativamente ao fim do teste

PASS LONG Não Número de módulos que passaram nos testes

FAIL LONG Não Número de módulos em falha

TOTAL LONG Não Número de módulos testados

DESIGN TEXT Não Características da memória, tais como capacidade e shrink

RETEST LONG Não Número associado às repetições do flow de teste, último retest do lote

HLAPP_T_ALLCHIPDATA

Campos Tipo

de dados

Chave

primária? Descrição

LOTNUMBER TEXT Sim Número de lotes

MEASUREMENT TEXT Sim Tipo de teste efectuado, alta ou baixa temperatura

SETSIGN LONG Sim Número para cada retest efectuado


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BANK LONG Não Lado da PCB

CHIP TEXT Não Posição do chip na bord

FAIL_CNO TEXT Não String com o ID de três categorias de teste funcionais

LOTNUMBER_DATA TEXT Não ID do lote de FE

WAFER LONG Não Número da wafer usada

DWH_COPY_V_DWH_WIP_DATA

Campos Tipo

de dados

Chave

primária?

Descrição

PRODUCT TEXT Sim Baunumber, valor que representa, por si só, um produto específico (exemplo: O baunumber 99392469 representa o produto 512M T11, para a PCB L-DIM-240-20 e o Front End Dresden 300mm, entre outros factores)

DWH_COPY_V_DWH_PRODUCT

Campos Tipo

de dados

Chave

primária?

Descrição

PRODUCT TEXT Sim Baunumber, valor que representa, por si só, um produto específico (exemplo: O baunumber 99392469 representa o produto 512M T11, para a PCB L-DIM-240-20 e o Front End Dresden 300mm, entre outros factores)

OWNER TEXT Não Responsável pelo produto nessa fase

OPERATION TEXT Não

Caracterização do módulo, por exemplo, single side ou double side

FACILITY TEXT Não Modo de teste ou modo de assembly

MOD_MEMSIZE TEXT Não Capacidade do módulo

MEMSIZE TEXT Não Capacidade dos componentes

SHRINK TEXT Não Shrink do módulo

N_COMP LONG Não Número de componentes em cada módulo

PCB_TYPE TEXT Não ID que identifica o tipo de PCB


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O maior desenvolvimento foi codificação de queries de consulta a dados, que serão reutilizadas em novas queries para suportar as funcionalidades que irão ser enunciadas na próxima secção, de forma a serem apresentadas ao utilizador final.

As primeiras tabelas relacionam-se pelas chaves primárias LOTNUMBER e MEASUREMENT, existindo um left join do LOTDATA para o ALLCHIPDATA, isto porque o LOTDATA fornece-nos todos os resultados de teste de todos os lotes processados, quer sejam com ou sem falhas, e o ALLCHIPDATA pode não ter dados para alguns lotes.

Estas duas tabelas agregam a informação base da ferramenta em causa numa tabela local, T_BASES AllChipData_LotData, sendo a partir daqui manipulada de forma a obter várias queries. A query obtida a partir desta tabela é a seguinte:

• Percentage SERIAL

o Apresenta dados do LOTDATA relativos ao número de módulos em falha no total de módulos processados, isto é, Yield loss, assim como dados gerais do teste como início e fim de teste, tipo de produto, programa de teste de módulos entre outros.

A partir da tabela local T_BASES AllChipData_LotData, é feita a distinção para duas vertentes de análise:

• Resultados das falhas do último teste efectuado;

• Resultados para avaliar o ChipID

No que se refere à primeira vertente, são usados os resultados de teste em que o RETEST da tabela HLAPP_T_LOTDATA_L2 e o SETSGIN da tabela HLAPP_T_ALLCHIPDA coincidem, de forma a obtermos dados relativos ao último teste efectuado, obtendo a tabela T_ RESULT BASE 1. As principais queries obtidas a partir daqui são:

• Percentage BANK PBANK

o Apresenta dados do ALLCHIPDATA relativos à distribuição de falhas nos lados do PCB, em percentagem.

• Percentage PYIELD_LOSS

o Apresenta dados do LOTDATA relativos ao yield loss, em percentagem.

• Percentage CHIP PCHIP

o Apresenta dados acerca do ALLCHIPDATA relativos à distribuição de falhas por localização dos chips no PCB, em percentagem.

• Percentage CHIP TOP3

o Apresenta dados acerca do ALLCHIPDATA relativos à distribuição de falhas por localização dos chips no PCB, em percentagem, considerando apenas os três piores resultados.

• Percentage FAIL_CNO TOP3

o Apresenta dados do ALLCHIPDATA relativos à distribuição de falhas por categorias de teste, em percentagem, considerando apenas os três piores resultados.


56

A segunda vertente da análise concentra-se na avaliação de dados de FE e por isso apenas são considerados os lotes com dados de FE em que o HLAPP_ALLCHIPDATA tem dados de falhas e pass, isto é com SETSIGN igual a 0, o que resulta na tabela T_ RESULT BASE 2. As principais queries obtidas a partir daqui são:

• Percentage LOTNUMBER_DATA TOP3

o Apresenta dados do ALLCHIPDATA relativos à distribuição de falhas pelo lote de FE, em percentagem, considerando apenas os três piores casos.

• Percentage WAFER PWAFER

o Apresenta dados do LOTDATA relativos à distribuição de falhas pelo número da wafer, em percentagem.

• Percentage WAFER TOP3

o Apresenta dados do LOTDATA relativos à distribuição de falhas pelo número da wafer, em percentagem, que pode ter origem em vários lotes de FE, considerando apenas os três piores lotes.

Para a detecção dos três piores casos nos tópicos referidos, foram desenvolvidas várias queries intermédias para a manipulação dos dados, por exemplo, no caso do CHIP TOP3, para detectar as 3 posições do chip com maior percentagem de falhas, e a respectiva percentagem, foi usado o seguinte código: //Query para encontrar o primeiro máximo, PCHIP1

SELECT [Percentage CHIP PCHIP].LOTNUMBER, [Percentage CHIP PCHIP].MEASUREMENT, Max([Percentage CHIP PCHIP].PCHIP) AS MaxOfPCHIP

FROM [Percentage CHIP PCHIP]

GROUP BY [Percentage CHIP PCHIP].LOTNUMBER, [Percentage CHIP PCHIP].MEASUREMENT;

//Query para agregar os dados correspondentes a esse máximo

SELECT [Percentage CHIP PCHIP].LOTNUMBER, [Percentage CHIP CHIP].MEASUREMENT, Min([Percentage CHIP PCHIP].CHIP) AS MinOfCHIP, [Percentage CHIP PCHIP].CountFails, [Percentage CHIP PCHIP].TOT_FAILS, [Percentage CHIP PCHIP].PCHIP

FROM [Percentage CHIP PCHIP] INNER JOIN [Percentage CHIP findMAX1] ON ([Percentage CHIP PCHIP].PCHIP = [Percentage CHIP findMAX1].MaxOfPCHIP) AND ([Percentage CHIP PCHIP].MEASUREMENT = [Percentage CHIP findMAX1].MEASUREMENT) AND ([Percentage CHIP PCHIP].LOTNUMBER = [Percentage CHIP findMAX1].LOTNUMBER)

GROUP BY [Percentage CHIP PCHIP].LOTNUMBER, [Percentage CHIP PCHIP].MEASUREMENT, [Percentage CHIP PCHIP].CountFails, [Percentage CHIP PCHIP].TOT_FAILS, [Percentage CHIP PCHIP].PCHIP;

//Query para filtrar a linha correspondente a este primeiro máximo, na tabela original

SELECT [Percentage CHIP PCHIP].LOTNUMBER, [Percentage CHIP PCHIP].MEASUREMENT, [Percentage CHIP PCHIP].CHIP, [Percentage CHIP PCHIP].CountFails, [Percentage CHIP PCHIP].TOT_FAILS, [Percentage CHIP PCHIP].PCHIP


57

FROM [Percentage CHIP PCHIP] LEFT JOIN [Percentage CHIP allMAX1] ON ([Percentage CHIP PCHIP].PCHIP = [Percentage CHIP allMAX1].PCHIP) AND ([Percentage CHIP PCHIP].TOT_FAILS = [Percentage CHIP allMAX1].TOT_FAILS) AND ([Percentage CHIP PCHIP].CountFails = [Percentage CHIP allMAX1].CountFails) AND ([Percentage CHIP PCHIP].CHIP = [Percentage CHIP allMAX1].MinOfCHIP) AND ([Percentage CHIP PCHIP].MEASUREMENT = [Percentage CHIP allMAX1].MEASUREMENT) AND ([Percentage CHIP PCHIP].LOTNUMBER = [Percentage CHIP allMAX1].LOTNUMBER)

WHERE ((([Percentage CHIP allMAX1].LOTNUMBER) Is Null) AND (([Percentage CHIP allMAX1].MEASUREMENT) Is Null) AND (([Percentage CHIP allMAX1].MinOfCHIP) Is Null) AND (([Percentage CHIP allMAX1].CountFails) Is Null) AND (([Percentage CHIP allMAX1].TOT_FAILS) Is Null) AND (([Percentage CHIP allMAX1].PCHIP) Is Null));

//Query para encontrar o segundo máximo, PCHIP2

SELECT [Percentage CHIP delMAX1].LOTNUMBER, [Percentage CHIP delMAX1].MEASUREMENT, Max([Percentage CHIP delMAX1].PCHIP) AS MaxOfPCHIP1

FROM [Percentage CHIP delMAX1]

GROUP BY [Percentage CHIP delMAX1].LOTNUMBER, [Percentage CHIP delMAX1].MEASUREMENT;

......

A mesma lógica foi seguida para obtenção dos restantes tópicos.

Foram ainda feitas análises no sentido de identificar correlações com a mudança de versão de teste de componentes, sendo que esta quando se verifica é detectada de forma gradual nos módulos. Para esse efeito, foi consultada a LPC INT para dados de teste de componentes, onde a designação dos campos é igual à dos módulos mas orientadas para os componentes, e foi gerada uma nova tabela local T_COMPONENTES FE_BE_LOTNUMBER. A partir destes resultados, foi obtida uma nova querie:

• Percentage COMPONENTS final version

o Apresenta dados da T_BASES BE COMP relativos às várias versões de teste, para os principais tipos de teste de componentes (MEASUREMENT), U2, U4, U6, V2 e V4.

Todos estes indicadores foram agrupados numa nova query, RESULT BASE FE_BE_COMPONENTS, e serão apresentados por cada lote, não existindo uma relação directa entre o resultado de cada uma das queries.

A query Processing details, fornece-nos resultados logísticos do lote, que se baseia nas tabelas DWH_COPY_V_DWH_WIP_DATA e DWH_COPY_V_DWH_PRODUCT. Ambas estão interligadas pelo campo PRODUCT.

Para o aumento da robustez estatística dos dados disponíveis na própria ferramenta foram desenvolvidas as principais queries:

• Percentage processing data PSETSIGN

o Apresenta resultados de processamento de lotes, em percentagem, no que se refere aos dados relativos aos lotes considerados na análise de FE, com dados de falhas e pass no AllChipData (SETSIGN 0), assim como lotes considerados


58

na análise geral, com dados de falha no AllChipdata (SETSIGN 1). Estes últimos referem-se aos lotes em falha, com dados de AllChipData.

• Percentage nAllChipData PnAllChipData

o Apresenta resultados de processamento de lotes, em percentagem, no que se refere aos lotes sem dados de AllChipData, isto é, sem falhas e sem pass.

Esta análise refere-se ao período de tempo processado.

Na imagem seguinte pode-se observar um esquema do fluxo de dados entre os intervenientes no processo.

Os dados em bruto são recolhidos das bases de dados externas e são processadas pelo MEMAC. Estes dados processados, essencialmente, pelas queries supracitadas, são armazenados localmente de onde são usadas pela interface gráfica.

MEMAC DB

LPC INT DHW

MEMACMEMAC

X Y Z

© Infineon Technologies

Raw data Raw data

Processed data

Processed and cached data

Execute Queries

Figura 43 - Esquema do fluxo de dados entre os intervenientes no processo

7.2 Funcionalidades previstas

7.2.1 Módulo de aquisição de dados

• O sistema tem que ler dados das bases de dados LPC INT e DWH

• Não é permitido escrever nas bases de dados citadas.


59

• Os dados podem ser filtrados por qualquer combinação dos seguintes itens: numero do lote, para um período de tempo para lotes que finalizaram os testes, design, program e measurement.

7.2.2 Módulo de processamento de dados

• Cálculo do yield loss

• Cálculo da percentagem de falhas por cada banco

• Cálculo da percentagem de falhas para cada posição do chip no módulo

• Cálculo da percentagem de falhas por FAIL_CNO

• Cálculo da percentagem de falhas por LOTNUMBER_DATA

• Cálculo da percentagem de falhas por wafer

• Detectar as versões de teste de componentes para cada measurement de componentes, por lote

• Exportar dados resultantes para o Microsoft Excel

7.2.3 Interface do utilizador

• É necessário fornecer ao utilizador uma interface com filtros iniciais selectivos de acordo com a análise pretendida. Esses filtros serão para actuar na tabela HLAPP_LOTDATA_L2.

• O utilizador pode escolher as seguintes opções para análise: Básica, Correlações com o FE, Correlações com os componentes, todas as opções, exportar ou não os resultados de teste para um ficheiro do Excel.

A interface inicial com que o utilizador se depara é a seguinte:

Figura 44 � Interface inicial do MEMAC


60

• Na opção análise básica, activa por defeito, o software tem que fornecer views na forma tabular com os resultados de yield loss, banco com maior percentagem de falhas e respectiva percentagem, três chips com as maiores percentagens de falha e respectivas percentagens, três FAIL_CNO com as maiores percentagens de falhas e respectivas percentagens. Estes dados tem que ser apresentados agrupados por cada lote.

As queries usadas para apresentar estes dados são Percentage BANK, Percentage PYIELD_LOSS, Percentage CHIP TOP3 e Percentage FAIL_CNO TOP3.

• Na opção análise para correlações de FE, aparecem todos os dados supracitados na análise básica, adicionados com os três LOTNUMBER_DATA com maior percentagem de falhas e respectiva percentagem e três wafers com as maiores percentagens de falha e respectivas percentagens. Estes dados tem que estar agrupados por lote.

As queries usadas para apresentar estes dados são Percentage BANK, Percentage PYIELD_LOSS, Percentage CHIP TOP3, Percentage FAIL_CNO TOP3, Percentage LOTNUMBER_DATA TOP3 e Percentage WAFER TOP3.

• Na opção análise para correlações de componentes, a ferramenta tem que mostrar todos os dados da análise básica adicionados com a versão de teste de componentes para cada measurement dos componentes. Estes dados tem que ser agrupados por lote.

As queries usadas para apresentar estes dados são Percentage BANK, Percentage PYIELD_LOSS, Percentage CHIP TOP3, Percentage FAIL_CNO TOP3 e Percentage components final version.

• No caso de optarmos por tudo, os dados referidos em cima, são apresentados na forma tabular, no que se referem à análise básica, de FE e de componentes, agrupados por lote (ver Figura 47).

As queries usadas para apresentar estes dados são Percentage BANK, Percentage PYIELD_LOSS, Percentage CHIP TOP3, Percentage FAIL_CNO TOP3, Percentage LOTNUMBER_DATA TOP3 e Percentage WAFER TOP3 e Percentage components final version.


61

Figura 45 � Resultados da análise completa do MEMAC

magalhac


62

• Para qualquer uma das opções terá que ser possível visualizar, para cada lote, o measurement, o datetime stop e start, program e design.

• Para cada lote é necessário visualizar dados logísticos. Para isso é usada a query Processing details.

7.3 Funcionalidades não previstas

7.3.1 Módulo de processamento de dados

• Cálculo da percentagem de lotes com SETSIGN 0

• Cálculo da percentagem de lotes com SETSIGN 1

• Cálculo da percentagem de lotes sem dados de AllChipData

7.3.2 Interface do utilizador

• Incluir nas opções iniciais ao utilizador a visualização do mapa da wafer, agrupada por período de tempo ou design.

Neste caso foi usada basicamente a querie Percentage WAFER PWAFER, que deu origem a outras duas agrupadas por período de tempo ou design, Percentage WAFER PWAFER groupTime e Percentage WAFER PWAFER groupDesign.

• Apresentação das valores a partir do qual as percentagens foram calculadas

Figura 46 � Detalhes dos cálculos e história do lote do MEMAC


63

• Apresentação dos resultados de processamento, de acordo com os três novos tópicos referidos em cima.

As queries usadas para apresentar estes dados foram Percentage processing data PSETSIGN e Percentage nAllChipData PnAllChipData.

Figura 47 � Resultados de processamento do MEMAC

• Esquemático com distribuição da percentagem de falhas nas localização dos componentes pelo módulo, por cada lote.

Neste caso, foi usada a query Percentage CHIP PCHIP.

Figura 48 � Mapa do PCB no MEMAC


64

• Esquemático com distribuição da percentagem de falhas pelas coordenadas da wafer, formando o mapa da wafer, agrupadas de acordo com as opções iniciais.

Para este efeito foram usadas as queries Percentage WAFER groupTIME e Percentage WAFER groupDesign obtidas a partir da querie Percentage WAFER PWAFER.

• Gráfico do yield loss dos módulos com a versão de testes de componentes concatenada com a data de ocorrência.

Para esse efeito foi usada a querie Percentage COMPONENTS chart, por sua vez foi obtida através da querie Percentage COMPONENTS final version.

Figura 49 � Gráfico do Yield loss de módulos com a versão de teste de componentes

7.4 Testes

Ao longo do desenvolvimento do MEMAC, foram efectuados testes unitários, de forma a verificar a consistência dos dados obtidos. Da mesma forma, foi aplicado na monitorização dos módulos para validar os resultados, sendo ao mesmo tempo sentidas necessidades de novos indicadores que resultaram nas funcionalidades não previstas.

Após a conclusão da ferramenta, a equipa do EPA de módulos procedeu a testes exaustivos como forma de confirmação final.

magalhac


65

8 Avaliação de Resultados

8.1 Chip ID Reader

A leitura do chip ID pelo laboratório é feita utilizando uma tester semelhante às usadas na linha de produção, localizadas nessa mesma área. Assim, é necessária a deslocação do técnico desde o laboratório para o chão de fábrica.

Na tester a usar é necessária a troca do elemento no equipamento responsável pelo contacto durante o teste, de forma a adaptar ao produto a testar, sendo usados para esse efeito dois colaboradores para transportar o elemento do equipamento a trocar.

Terminada a adaptação da tester, é necessário reprogramá-la, novamente para suportar a leitura do produto em causa. De seguida, são carregados os módulos a testar, e inicia-se o flow de testes. Este flow de testes não é flexível, pelo que para ler o chip ID é necessário percorrer todos os testes, uma vez que o resultado desejado só é lido nas últimas operações de teste.

Todo este processo é muito inconveniente além de pouco eficiente pelas mais variadas razões, factos agravados se apenas pretendermos ler o chip ID, sendo que normalmente os testes são interrompidos pelo laboratório mal tenham os resultados desejados de forma a melhorar a sua capacidade de resposta, tendo por isso noutras ocasiões necessitado de nova leitura de forma a obter o chip ID.

O chip ID Reader, devido à sua pequena dimensão pode estar situado no laboratório, e após trocar o adaptador para a PCB em causa, são utilizadas as opções disponíveis numa interface intuitiva e efectua-se a leitura. Na tabela seguinte podemos ver o resultado de um estudo comparativo do período de tempo considerado para a leitura do chip ID entre ambas as opções.

Leitura do chip ID na Tester

(minutos dispendidos)

Leitura do chip ID no Chip ID Reader

(minutos dispendidos)

Deslocação desde o laboratório até o equipamento

5 0.5

Adaptação do equipamento 7 - 10 0.5 - 1

Programação do equipamento 3 - 5 0.02

Leitura 13-15 0.02

TOTAL (min) 28 - 35 1.04 � 1.54

Tabela 4 � Comparação entre leitura do chip ID na Tester e no chip ID Reader

A tester disponível para as análises do laboratório suporta 4 módulos ao mesmo tempo, no entanto o período de tempo necessário para a leitura do chip ID é independente do número de módulos testados, mas dependente do tipo de produto.


66

Em termos comparativos, se efectuarmos quatro leituras utilizando o chip ID Reader, que só suporta 1 módulo, supondo que são todas do mesmo produto testado na tester, todo o processo demora entre 1.50 - 2 minutos, uma vez que apenas serão consideradas todas as fases na primeira leitura, sendo que nas restantes leituras bastará apenas trocar de módulos e efectuar a leitura.

Concluindo, a tester a ler quatro módulos do produto mais rápido, cerca de 28 minutos, continua a ser pior que o chip ID Reader inclusive nos piores produtos, que demora cerca de 2 minutos, assim sendo o Chip ID Reader é 92.86% mais rápido que a tester, mesmo nas condições mais desfavoráveis.

Este resultado torna-se mais acentuado se considerarmos que os resultados da Tabela 4 não incluem o custo associado a cada uma destas fases, assim como os recursos humanos e materiais desperdiçados, já que serão sempre necessários mais que um elemento para este processo, assim como a tester efectua testes que podem nem ter interesse, aumentando o desperdício do equipamento quanto menor for o número de módulos a testar.

Uma limitação do chip ID Reader está relacionada com apenas permitir a leitura de um módulo de cada vez, no entanto não deixa de ser vantajoso como já foi comprovado em cima.

É importante salientar, que ambos os equipamentos apenas são comparáveis no que se refere à leitura do Chip ID, já que os restantes resultados da tester não são lidos no outro equipamento. Se for necessário saber o resultado de outros testes, além do chip ID, o Chip ID Reader deixa de ser útil.

Com este equipamento, foi possível libertar mais recursos, assim, como diminuir o tempo de processamento para ler o chip ID, o que tem consequências directas na capacidade de resposta rápida do laboratório aos vários departamentos, e por sua vez o EPA pode actuar mais rapidamente na caracterização das falhas, proporcionando maiores benefícios financeiros à empresa.

Após este estudo, este equipamento foi adquirido à Infineon de Munique, e de momento já está em produção na IFPT, a ser usado pela equipa do laboratório.


67

8.2 Case studies desenvolvidos a partir do MEMAC

Este tópico refere-se aos resultados da aplicação prática do MEMAC no monitoring dos módulos.

Aplicando na monitorização diária, não se detectou nesta fase lotes com problemas relevantes pelo que os indicadores supracitados não puderam ser explorados, quase na sua totalidade. No entanto verificou-se que na semana em causa existia uma percentagem elevada de 35.66% de lotes sem dados de AllChipData, o que constituiu um problema completamente inesperado para o desenvolvimento dos case studies.

Figura 50 � Resultados de processamento do MEMAC

Desta forma, houve uma mudança de abordagem, no sentido de efectuar análises que considerassem um maior período de tempo, uma vez que não era possível detectar lotes problemáticos, com tão poucos casos exemplificativos.

Um resultado que se evidenciou foi novamente, o indicador de robustez estatística da ferramenta, através da qual constatamos que a percentagem de lotes sem dados de AllChipData passou de uma média de 3% para valores a rondar os 40% em 14/06/2006 (Figura 51).

Figura 51 � Evolução de lotes sem dados de AllChipData

Evolução de lotes sem dados de AllChipData

0,00%5,00%

10,00%15,00%20,00%25,00%30,00%35,00%40,00%

08-0

3-20

06

15-0

3-20

06

22-0

3-20

06

29-0

3-20

06

05-0

4-20

06

12-0

4-20

06

19-0

4-20

06

26-0

4-20

06

03-0

5-20

06

10-0

5-20

06

17-0

5-20

06

24-0

5-20

06

31-0

5-20

06

07-0

6-20

06

14-0

6-20

06

21-0

6-20

06

Data

Perc

enta

gem

de

lote

s se

m

AllC

hipD

ata

magalhac

40%

magalhac

3%


68

Estes resultados devem-se a um aumento inesperado nos módulos fully buffered DIMM, que por defeito não tem dados de AllChipData, já que o módulo em causa funciona com um chip intermédio que faz o controlo da comunicação. Assim, optou-se por recorrer ao histórico de falhas disponível nas bases de dados. Esta estratégia tinha em vista partir dos casos identificados e analisados na monitorização diária e tentar encontrar correlações com os dados do MEMAC, como simulação da aplicação da ferramenta.

Para esse efeito, foi usado o QDS, que conserva informação de resultados visuais nos módulos. Esta análise iria focar-se na correlação enunciada em cima. A extracção dos dados baseou-se no período de 1 de Março de 2006 até 6 de Junho de 2006.

Novamente enfrentámos dificuldades no que se refere à detecção de lotes problemáticos, uma vez que apenas eram considerados lotes com uma falha, de forma a não sofrer interferências de outras falhas, o que invalidava a nossa análise. Estes filtros resultaram num número muito reduzido de lotes considerados, pelo que novamente não foi possível desenvolver os case studies.

O período de tempo de dados processados também constituía uma limitação, na medida em que lotes detectados no passado já teriam passado por rework e em condições normais vendidos, não sendo possível a confirmação do tipo de falha em laboratório para proceder à caracterização da mesma.

Confrontados com este novo problema, os case studies foram elaborados baseando-se em lotes já confirmados e na extracção do QDS, no período de Março até Junho. Esta abordagem é diferente na medida em que não se procura apenas falhas isoladas, pretende-se é mostrar de que forma análise seria feita, caso tivesse condições para ser usada neste momento.

A manipulação destes dados foi feita usando o Microsoft Excel e o CEDA.

8.2.1 Análise do ChipID

A análise relativa ao FE foi baseada na pressuposto que a percentagem de falhas de um lote de FE significativamente maior que a dos dois restantes, no mesmo lote de módulo, pode ser o ponto de partida para uma correlação para problemas de FE.

O pareto da Figura 52 representa a percentagem de falhas de cada lote de FE, representado por PLNDx, para cada lote de módulo, iniciado por GP. Esta figura permite-nos encontrar rapidamente um lote de módulos com o ID GP625051 que pode ter problemas de FE. Este lote, com yield loss de 5.59%, teve o primeiro lote de FE com o ID 05C96946 de Richmond, com 7.65% de falhas. Os restantes estavam localizados na ordem dos 1,7% e 0.9%.

magalhac

5.59%, Os resta

magalhac

7.65%

magalhac

1,7%

magalhac

0.9%


69

Distribuição de falhas por lotes de FE

0

1

2

3

4

5

6

7

8

GP

6250

51

GP

6230

74.3

0

GP

6322

09

GP

6310

09.9

0

GP

6291

36.2

5

GP

6380

51

GP

6260

83

GP

6282

21

GP

6300

80

GP

6292

08.5

5

GP

6230

06.1

1

GP

6360

91.1

7

GP

6320

61

GP

6350

93.6

9

GP

6351

57.6

6

GP

6151

69.8

8

GP

6241

43

GP

6341

14

GP

6290

73

GP

6350

63.6

4

GP

6281

87

GP

6371

08.2

2

GP

6270

57

GP

6292

08.5

6

GP

6260

47

GP

6360

01.6

5

GP

6250

35

GP

6220

67

GP

6301

15.0

9

Lotes

Perc

enta

gem

de

falh

as (%

) PLND1 PLND2 PLND3

Figura 52 � Distribuição de falhas por lotes de FE

Na presença destes dados, procedeu-se à identificação das três wafers com maior número de falhas nesse lote de módulos (informação disponível no MEMAC). Nessas wafers foram identificadas as coordenadas que representavam chips em falha, de acordo com o mapa de cada wafer (ver Figura 53 exemplificativa da wafer 14) e verificou-se que estavam bastante próximos dos chips utilizados neste lote.

Figura 53 � Mapa da wafer com nível alto de falhas

Neste caso, foi verificada uma correlação com o lote de FE, tendo sido reportados estes dados na altura devida à fábrica de Richmond.


70

8.2.2 Análise para a distribuição de falhas por lado da PCB

A partir dos dados processados inicialmente foi gerado um gráfico no CEDA representativo da localização dos lotes na maior percentagem de falhas num lado da PCB, através do indicador PBANK.

Figura 54 � Histograma representativo da localização das falhas por lado do módulo

Na Figura 54 podemos visualizar o resultado desses lotes, verificando-se que aproximadamente 13% dos lotes double sided estiveram acima dos 70%, o que significa que estes lotes tiveram 70% ou mais de falhas localizadas no mesmo lado, quando o normal é uma distribuição aproximadamente uniforme (50% para cada lado).

Dessa forma, esses lotes foram caso de estudo, e alguns foram caracterizados com problemas de assemblagem, por exemplo, foi encontrado um lote com 11 módulos em falha num total de 1000, na categoria Misaligned Passive Face B com o PBANK de 72.50% no banco B.

8.2.3 Análise para a localização dos chips na PCB

Esta análise concentra-se na distribuição das falhas pela posição do chip na PCB, procurando identificar posições com percentagens de falha em relevo, assim como possíveis assinaturas.

Partindo dos resultados do MEMAC (Figura 55) constatamos que o lote GP627115 possui um yield loss de 7.6%, o que implica neste lote 35 módulos em falha. Verificando os indicadores principais para as falhas nos chips, parece não existir uma variação nos chips em falha, em cada posição, permanecendo na ordem dos 7.1%.

Figura 55 � Resultados do MEMAC, análise da posição dos chips na PCB

magalhac

13%

magalhac

72.50%

magalhac

7.6% ara a

magalhac

7.1%


71

De forma a confirmar esta informação, assim como para eliminar uma hipótese das várias existentes para a resolução do problema, por exemplo, problemas relativos do equipamento que coloca os componentes na PCB, foi consultada o mapa da PCB disponibilizado pelo MEMAC, onde podemos visualizar uma amostra na Figura 56.

Figura 56 � Mapa da PCB para consulta da distribuição da percentagem de falhas

Pela figura em cima, novamente verifica-se a distribuição uniforme das falhas ao longo das várias posições, pelo que, concluímos não existir correlação entre o elevado yield loss neste lote e alguma posição específica na PCB. Da mesma forma não existe correlação com assinatura de falhas na PCB, já que não se verifica continuidade de falhas nas mesmas posições em outros lotes. Eliminando esta hipótese, o lote seguiria para outras análises até verificar que houve falhas durante o processo de assemblagem, na categoria de Solder Bridging, como se pode ver na Figura 57.

Figura 57 � QDS para um lote específico


72

8.2.4 Análise sobre a versão de componentes

Neste caso, o case study terá que ser desenvolvido analisando a informação a longo prazo de forma a detectar uma variação na mudança de versão de teste componentes, assim como a variação do yield correspondente.

Figura 58 � Gráfico do yield loss com a versão de teste de componentes

Na Figura 58 visualizamos para os módulos 512M D11 a versão de teste inicial URC30, que vai gradualmente desaparecendo, dando início à nova versão de teste dos componentes, VRB28. A palavra gradual é propositada, já que apesar da mudança na versão de teste nos componentes ser feita numa só vez, esta vai se reflectindo nos módulos aos poucos, podendo por isso existir numa fase de transição mais que uma versão.

Manipulando estes dados no Microsoft Excel, foi detectada uma variação do yield que pode não ser muito visível graficamente ao mesmo tempo que a mudança da versão de teste dos componentes.

Ignorando os picos relativos ao yield loss, que nitidamente fogem à média dos valores para as versões URC30 e VRB28 e por isso não estão relacionados com as mesmas, foram obtidos os seguintes valores:

Média do yield loss (%)

URC30 1.90

VRB28 1.31

Tabela 5 � Yield loss para 512M D11 de acordo com a versão de teste de componentes

De acordo com estes valores, a mudança da versão de testes cumpriu o seu propósito, isto é, diminuiu o yield loss, contribuindo para um aumento do lucro da companhia.

Não parecendo significativa a variação do yield, 0.59%, necessitamos situar-nos na realidade laboral, onde se lida com enormes volumes, neste caso aproximadamente 180k de módulos durante 3 meses. Assim, se cada módulo custar, em média, 100,00 �, uma diminuição do yield

Correlação yield loss vs versão de teste de componentes

0,00%

2,00%

4,00%

6,00%

8,00%

10,00%

UR

C30

UR

C30

UR

C30

VRB2

6a

UR

C30

VRB2

8

VRB2

8

VRB2

8

VRB2

8

VRB2

8

VRB2

8

VRB2

8

VRB2

8

VRB2

8

VMC

27

VRB2

8

VRB2

8

VRB2

8

VRB2

8

VRB2

8

VRB2

8

VRB2

8

VRB2

8

VRB2

8

versão de teste de componentes

yiel

d lo

ss

magalhac

0,00% 2,00% 4,00% 6,00% 8,00% 10,00%

magalhac

1.90 1.31

magalhac

0.59 ste ca


73

loss de 0.59% corresponde aproximadamente a 1062 módulos recuperados, isto é, 106.200, 00 � de lucro.

Este raciocínio também funciona na lógica inversa, isto é, como o MEMAC indica a variação do yield loss de acordo com as versões de teste de componentes, pode ser detectado um aumento do yield loss, que pode directamente ser correlacionado com a mudança da versão, sendo por isso dadas indicações às equipas de teste para ser revista.

8.2.5 Indicador de robustez estatística dos dados disponíveis no equipamento

De acordo com a Figura 50, obtivemos resultados práticos da monitorização diária utilizando o MEMAC, para verificar a robustez da ferramenta. Neste caso, identificou uma percentagem muito elevada de lotes sem dados de AllChipData, pela razão já explicada, o que nos permitiu inferir que de momento esta análise se encontra limitada.

magalhac

0.59 cro.


74

9 Conclusões e perspectivas de trabalho futuro

A pesquisa efectuada inicialmente, relativamente ao processo de fabrico, integração com a actuação do EPA e interfaces, assim como as várias acções de formação frequentadas relacionadas com fabrico e testes, forneceram os fundamentos teóricos necessários para o início do projecto.

O estágio, de uma forma geral, teve uma grande componente de investigação, no sentido de investigar as várias lacunas na monitorização dos módulos e propor variadas soluções para os problemas encontrados. Inicialmente, foram estudados e comparados os conteúdos dos ficheiros originais dos resultados de teste antes de ser transferidos para a Base de dados, com certos filtros. Dessa comparação não resultaram soluções consideráveis, já que os dados estavam a ser aproveitados ao máximo.

Ao acompanhar a monitorização nas várias fases, a estagiária foi confrontada com várias soluções que poderiam ser adaptadas para a monitorização dos módulos especificamente, assim como foram detectadas lacunas a nível de ferramentas nos módulos.

Entre as soluções propostas, que resultaram desta análise prévia, duas delas foram implementadas. O Chip ID Reader, que consiste num equipamento de leitura mais eficiente do que o usado na altura de detecção deste equipamento, sendo essa leitura relativa a dados de Front-end de cada chip em particular no módulo. Este equipamento trouxe ganhos directos para o laboratório de análise, que por sua vez responde mais rapidamente a vários departamentos, interessando-nos sobretudo o tempo de resposta ao EPA, que muitas vezes fica pendente desta informação para caracterizar a falha, devido à falta de informação de FE.

A outra solução, que resultou na ferramenta MEMAC, foi desenvolvida devido à necessidade de explorar os resultados de teste nos módulos, relativamente aos chips que o constituem, não existindo até essa data nenhuma ferramenta disponível para esse efeito. Estes dados apenas eram consultados usando uma tabela em Microsoft Access e normalmente recorria-se a simulações, não automatizadas, no Microsoft Excel.

A escolha óbvia na utilização do Microsoft Access para o desenvolvimento do MEMAC deve-se sobretudo à proliferação de ferramentas baseadas no mesmo no departamento, o que facilitava a integração dos resultados.

A aplicação do MEMAC na monitorização trouxe resultados inesperados, uma vez que foi detectada uma tendência para o aumento do número de lotes de módulos sem os dados que constituíam a base da ferramenta, isto é sem os resultados de teste especificamente para os chips nos módulos. Esta situação deve-se sobretudo a um aumento considerável de módulos fully Buffered DIMM, que por omissão não têm estes dados. Na presença destes resultados foi necessário adoptar uma nova abordagem para a elaboração dos case studies.

Inicialmente, estava prevista a aplicação na monitorização diária, no entanto, na ausência de dados, recorreu-se ao histórico de falhas existentes que permitia simular a ajuda eficiente do MEMAC quando aplicado aos resultados diários, observando assim de que forma era feita a caracterização a partir dos indicadores fornecidos por ele e o impacto no departamento.

Os case studies vieram confirmar a importância de cada um destes indicadores, uma vez que o MEMAC fornece resultados de análise bastante complexos de uma forma intuitiva, facilitando desta forma a detecção ou exclusão das correlações, como foi exemplificado.


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O impacto desta ferramenta no EPA, nomeadamente no tempo de análise, no caso de se optar pela análise mais completa, diminui esse período em cerca de meio dia, se pensarmos nas mais variadas simulações a efectuar por um engenheiro do EPA normalmente em Microsot Excel, não automatizadas, e nas várias extracções necessárias em Microsoft Access.

O período de análise pode ainda, em alguns tipos de falhas, ser influenciado pela autonomia obtida relativamente ao laboratório, uma vez que deixam de ser necessárias análises complementares, sendo todas as decisões da análise tomadas directamente no EPA. Este facto permite, não só uma maior rapidez por parte do EPA, mas também uma libertação de recursos do laboratório, bastante importante na medida em que este responde a vários departamentos e com o tempo limitado.

Concluindo, todos estes factores contribuem para uma maior independência e eficiência na análise realizada pelo EPA e indirectamente noutros departamentos, trazendo enormes benefícios para a Infineon, principalmente económicos, sendo possível tomar disposições acerca dos lotes com falha, mais rapidamente, e evitar falhas semelhantes.

Um dos grandes desafios deste projecto foi a enorme quantidade de conceitos, ferramentas e metodologias novas, as quais a estagiária teve de compreender num espaço de tempo muito curto. No entanto, pode-se concluir que o resultado foi bastante enriquecedor na medida que contribuiu para seu enriquecimento pessoal e profissional.

No que se refere ao processamento dos dados, notou-se uma latência inerente à quantidade de dados a processar, em várias fases do projecto, o que atrasou de alguma forma alguns milestones inicialmente previstos.

De um ponto de vista geral, pode-se assumir que o estágio se realizou com sucesso, já que cumpriu todos os objectivos traçados, além de terem sido implementadas novas funcionalidades.

Como trabalho futuro, poderá passar por disponibilizar uma interface num sistema web seguro, usando uma base tecnológica mais forte como Oracle ou Microsoft SQL server, de forma a melhorar a comunicação entre as várias Infineons.

Outra proposta poderá passar pela aplicação do MEMAC a todas as outras Infineon, não descurando as especificidades locais.


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Bibliografia

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http://www.clubedohardware.com.br/artigos/1131

www.wikipedia.org


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ANEXO A: Descrição dos ficheiros originais e tabelas resultantes de teste

Por motivos de confidencialidade, apenas pessoas autorizadas poderão consultar estes anexos.

Para mais informações, por favor contactar

cecí[email protected]

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