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Universidade de Brasília - UnB Faculdade UnB Gama - FGA Engenharia Eletrônica Modelagem em Verilog-AMS de uma Tag Passiva de RFID e Projeto Elétrico do Demodulador ASK Autor: Marlon Carvalho Portugal Filho Orientador: Dr. Wellington Avelino do Amaral Brasília, DF 2014

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Universidade de Brasília - UnBFaculdade UnB Gama - FGA

Engenharia Eletrônica

Modelagem em Verilog-AMS de uma TagPassiva de RFID e Projeto Elétrico do

Demodulador ASK

Autor: Marlon Carvalho Portugal FilhoOrientador: Dr. Wellington Avelino do Amaral

Brasília, DF2014

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Marlon Carvalho Portugal Filho

Modelagem em Verilog-AMS de uma Tag Passiva deRFID e Projeto Elétrico do Demodulador ASK

Monografia submetida ao curso de graduaçãoem (Engenharia Eletrônica) da Universidadede Brasília, como requisito parcial para ob-tenção do Título de Bacharel em (EngenhariaEletrônica).

Universidade de Brasília - UnB

Faculdade UnB Gama - FGA

Orientador: Dr. Wellington Avelino do Amaral

Brasília, DF2014

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Marlon Carvalho Portugal FilhoModelagem em Verilog-AMS de uma Tag Passiva de RFID e Projeto Elétrico

do Demodulador ASK/ Marlon Carvalho Portugal Filho. – Brasília, DF, 2014-107 p. : il. (algumas color.) ; 30 cm.

Orientador: Dr. Wellington Avelino do Amaral

Trabalho de Conclusão de Curso – Universidade de Brasília - UnBFaculdade UnB Gama - FGA , 2014.1. RFID. 2. Verilog-AMS. I. Dr. Wellington Avelino do Amaral. II. Universi-

dade de Brasília. III. Faculdade UnB Gama. IV. Modelagem em Verilog-AMS deuma Tag Passiva de RFID e Projeto Elétrico do Demodulador ASK

CDU 02:141:005.6

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Marlon Carvalho Portugal Filho

Modelagem em Verilog-AMS de uma Tag Passiva deRFID e Projeto Elétrico do Demodulador ASK

Monografia submetida ao curso de graduaçãoem (Engenharia Eletrônica) da Universidadede Brasília, como requisito parcial para ob-tenção do Título de Bacharel em (EngenhariaEletrônica).

Trabalho aprovado. Brasília, DF, 18 de Novembro de 2014:

Dr. Wellington Avelino do AmaralOrientador

Dr. Gilmar Silva BeserraConvidado 1

Dr. Daniel Mauricio Muñoz ArboledaConvidado 2

Brasília, DF2014

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Este trabalho é dedicado à todos aqueles que, de alguma forma,proporcionaram uma oportunidade de crescermos juntos.

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“Eu poderia viver recluso numa casca de noze me considerar rei do espaço infinito...”

(Hamlet, Shakespeare, Ato 2, Cena 2)

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ResumoEste trabalho visa desenvolver os blocos constituintes do front-end analógico de uma tagpassiva de RFID para 13,56 MHz utilizando a linguagem Verilog-AMS. A metodologiaadotada para o desenvolvimento do projeto foi a Top-Down que, tem como objetivo,verificar o sistema em um nível abstrato antes de iniciar seu projeto mais detalhado. Essemétodo é indicado para projetos extensos e mais complexos, onde, tem-se no planejamentoda modelagem do sistema um ponto chave para seu desenvolvimento. É modelado emVerilog-AMS os blocos individuais que compõem o front-end analógico da tag, que são:o retificador, modulador, demodulador e oscilador. Os modelos criados foram validadosutilizando o simulador CADENCE Virtuoso e obtido os resultados esperados e planejados.Com isso, foi feito o projeto elétrico do demodulador ASK com a tecnologia TSMC 180nm,enviando o layout do circuito para fabricação do chip. Ao mesmo tempo, simulações mistasdos blocos em Verilog-AMS com o circuito elétrico do demodulador ASK foram realizadasa fim de validar os modelos e a metodologia. Com o Verilog-AMS foi possível melhorar odesempenho de um projeto complexo a partir de uma modelagem em alto nível, seguindoessa metodologia aplicada para projetos de circuitos integrados. Portanto, por ter sidoimplementado blocos individuais constituintes do sistema, as mesmas, posteriormente,poderão ser utilizadas em outros projetos que não necessariamente são uma tag de RFID.

Palavras-chaves: Verilog-AMS. RFID. Simulações Mistas. Metodologia Top-Down.

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AbstractThis work aims the development of the analog front-end blocks of a passive RFID tag to13.56MHz using Verilog-AMS language. Top-Down was the adopted methodology to de-velop this project, that has, as goal, verify the system as an abstract level before beginningit’s detailed design. This method is indicated to extensive and complexes projects, where,has the modeling plan of the system as a key to it’s development. It is designed, in Verilog-AMS, the analog front-end individual blocks, they are: rectifier, modulator, demodulatorand oscillator. The created models were validated using CADENCE Virtuoso as simulatorand it’s expected and planned results were obtained. With this, the ASK demodulatorelectric circuit was designed using TSMC 180 nm, sending it to manufacture. At the sametime, mixed simulations with the blocks in Verilog-AMS and the electric circuit of theASK demodulator are run in order to validate the models and methodology. With theVerilog-AMS was possible to enhance the performance of a complex project from a highlevel modeling, guided by this methodology applied to integrated circuits. Thus, as theindividual blocks implemented, they, afterwards, can be used in another projects which,not necessarily, are a RFID tag.

Key-words: Verilog-AMS. RFID. Top-Down Design.

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Lista de ilustrações

Figura 1 – Relação entre Verilog-AMS, Verilog-HDL e Verilog-A (KUNDERTH,2004) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

Figura 2 – (a) Denominação dos Blocos do Tag de RFID (b) Denominação dosBlocos Específicos do Tag de RFID (LI, 2009) . . . . . . . . . . . . . . 39

Figura 3 – Onda ASK (RAZAVI, 1998) . . . . . . . . . . . . . . . . . . . . . . . . 40Figura 4 – Diagrama de Blocos do Demodulador ASK . . . . . . . . . . . . . . . . 41Figura 5 – Esquemático de Funcionamento do Circuito de Backscattering (ASHRY;

SHARAF; IBRAHIM, 2009) . . . . . . . . . . . . . . . . . . . . . . . . 42Figura 6 – Esquemático padrão para LDO . . . . . . . . . . . . . . . . . . . . . . 45Figura 7 – Esquemático para Bandgap em Nível de Circuito (PINTO et al., 2014) 48Figura 8 – Esquemático de um Modulador BPSK . . . . . . . . . . . . . . . . . . 48Figura 9 – Representação da impedância da chave quando fechada . . . . . . . . 49Figura 10 – Esquemático de uma chave MOS . . . . . . . . . . . . . . . . . . . . . 49Figura 11 – Amplitude da Onda Refletida (ATMEL, 2005) . . . . . . . . . . . . . 50Figura 12 – Modulação BPSK da Subportadora de 847,5 kHz (ATMEL, 2005) . . 51Figura 13 – Circuito externo da antena (MICROCHIP, 2004) . . . . . . . . . . . . 51Figura 14 – Esquemático de um oscilador em anel padrão . . . . . . . . . . . . . . 52Figura 15 – Tangente Hiperbólica Deslocada em +1 . . . . . . . . . . . . . . . . . 58Figura 16 – Tangente Hiperbólica Multiplicada pela sua Componente Deslocada em

+1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59Figura 17 – Função Utilizada para Saturação do Amplificador com Exemplo . . . . 60Figura 18 – Transiente do Modelo do Amplificador Operacional para uma Reali-

mentação de Ganho -2 V/V . . . . . . . . . . . . . . . . . . . . . . . . 61Figura 19 – Comparativo entre Simulações Transiente para Diferentes Tensões de

Saturação . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62Figura 20 – Transiente do Charge Pump . . . . . . . . . . . . . . . . . . . . . . . . 63Figura 21 – Gráfico da resposta matemática da função do bandgap . . . . . . . . . 64Figura 22 – Transiente do Circuito do Regulador de Tensão (LDO) . . . . . . . . . 65Figura 23 – Comparativo entre os Níveis de Tensão na Saída do Charge Pump e LDO 66Figura 24 – Resposta de um comparador a uma entrada ruidosa (a) Comparador

sem histerese (b) Comparador com histerese (ALLEN; HOLBERG, 2002) 67Figura 25 – Transiente do Comparador com Histerese . . . . . . . . . . . . . . . . . 69Figura 26 – Transiente dos Modelos de Detector de Envoltória e Filtro de Média . . 71Figura 27 – Transiente do Sinal Modulado . . . . . . . . . . . . . . . . . . . . . . . 72Figura 28 – Transiente do Oscilador . . . . . . . . . . . . . . . . . . . . . . . . . . 74Figura 29 – Tempos de Subida e Descida do Oscilador . . . . . . . . . . . . . . . . 74

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Figura 30 – Transiente do Sistema completo do Demodulador ASK em Verilog-AMS 75Figura 31 – Esquemático do Detector de Envoltória do Sinal RF de Entrada . . . . 76Figura 32 – Esquemático do Filtro de Média do Sinal Retificado . . . . . . . . . . . 77Figura 33 – Resultados Obtidos pelo Circuito (PINTO et al., 2014) . . . . . . . . . 78Figura 34 – Simulação Mista do Demodulador ASK Utilizando um Comparador

com Histerese e o Filtro de Média em Verilog-AMS . . . . . . . . . . . 79Figura 35 – Simulação Mista do Demodulador ASK Utilizando um Comparador

com Histerese em Verilog-AMS . . . . . . . . . . . . . . . . . . . . . . 79Figura 36 – Esquemático do comparador com histerese. . . . . . . . . . . . . . . . . 105Figura 37 – Layout do demodulador ASK. . . . . . . . . . . . . . . . . . . . . . . . 107

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Lista de tabelas

Tabela 1 – Descrições dos Padrões de ISOs para RFID (RFIDCANADA, 2012) . . 28Tabela 2 – Comparativo entre as principais características das faixas de frequência

mais comuns em RFID . . . . . . . . . . . . . . . . . . . . . . . . . . . 29Tabela 3 – Valores Lógicos em Verilog (KUNDERTH, 2004). . . . . . . . . . . . . 37Tabela 4 – Relação entre o índice de modulação com a profundidade (ATMEL,

2005) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50Tabela 5 – Descrição dos Pinos do Amplificador Operacional . . . . . . . . . . . . 54Tabela 6 – Descrição dos Pinos do Bandgap . . . . . . . . . . . . . . . . . . . . . 54Tabela 7 – Descrição dos Pinos do Charge Pump . . . . . . . . . . . . . . . . . . 54Tabela 8 – Descrição dos Pinos da Chave . . . . . . . . . . . . . . . . . . . . . . 55Tabela 9 – Descrição dos Pinos do Comparador . . . . . . . . . . . . . . . . . . . 55Tabela 10 – Descrição dos Pinos do Detector de Envoltória . . . . . . . . . . . . . 55Tabela 11 – Descrição dos Pinos do Filtro de Média . . . . . . . . . . . . . . . . . 55Tabela 12 – Descrição dos Pinos do Oscilador . . . . . . . . . . . . . . . . . . . . . 55

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Lista de abreviaturas e siglas

AC Alternate Current

AM Amplitude Modulation

ASK Amplitude Shifting Keying

BPSK Binary Phase Shifting Keying

CMOS Complementary Metal-Oxide Semiconductor

DC Direct Current

HDL Hardware Description Language

HF High-frequency

ID Identification

IEC International Electrotechnical Commission

ISO International Organization for Standardzation

LDO Low-dropout Regulator

LF Low-frequency

MOSFET Metal-Oxide Semiconductor Field Effect Transistor

PSK Phase Shifting Keying

RC Resistor Capacitor

RFID Radio Frequency Identification

TSMC Taiwan Semiconductors

UHF Ultra High-frequency

VCO Voltage-Controlled Oscillator

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Lista de símbolos

𝜇 Letra grega Mu representa um fator de 10−6 em uma unidade de medida

𝜔𝑐 Frequência angular de um sinal

𝜑 Fase de um sinal

<+ Atribuição em Verilog-AMS

~ Inversor lógico em Verilog-AMS

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Sumário

1 INTRODUÇÃO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251.1 Contextualização . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251.2 Objetivos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251.3 Motivação . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261.4 Organização . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

2 FUNDAMENTAÇÃO TEÓRICA . . . . . . . . . . . . . . . . . . . . 272.1 Tipos e Padrões de RFID . . . . . . . . . . . . . . . . . . . . . . . . . 272.2 Aplicação dos Padrões de RFID . . . . . . . . . . . . . . . . . . . . . 28

3 METODOLOGIA TOP-DOWN . . . . . . . . . . . . . . . . . . . . 313.1 Aproximações Tradicionais Para Projetos de Sinais Mistos . . . . . . 313.1.1 Projeto Bottom-Up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313.1.2 Projeto Top-Down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313.2 Princípios da Metodologia Top-Down . . . . . . . . . . . . . . . . . . 313.3 Processo de Desenvolvimento Top-Down . . . . . . . . . . . . . . . . 323.3.1 Planejamento de Simulação e Modelagem . . . . . . . . . . . . . . . . . . 323.3.2 Verificação em Nível de Sistema . . . . . . . . . . . . . . . . . . . . . . . 333.3.3 Simulação Mista . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333.3.4 Verificação Bottom-Up . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343.3.5 Verificação Final . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343.3.6 Teste . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343.3.7 Benefícios da Metodologia . . . . . . . . . . . . . . . . . . . . . . . . . . 343.4 Linguagens de Descrição de Hardware . . . . . . . . . . . . . . . . . 343.5 Família de Linguagens Verilog . . . . . . . . . . . . . . . . . . . . . . 353.6 Linguagem Verilog-AMS . . . . . . . . . . . . . . . . . . . . . . . . . . 36

4 CONCEPÇÃO DO SISTEMA DA TAG DE RFID . . . . . . . . . . 394.1 Retificador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404.2 Demodulador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404.3 Modulador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414.3.1 PSK Backscattering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424.4 Oscilador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

5 PLANEJAMENTO DA MODELAGEM . . . . . . . . . . . . . . . . 455.1 Bloco Retificador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

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5.2 Bloco Modulador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485.3 Bloco Demodulador . . . . . . . . . . . . . . . . . . . . . . . . . . . . 515.4 Bloco Oscilador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525.5 Planejamento das Simulações Mistas . . . . . . . . . . . . . . . . . . 535.6 Descrição dos Pinos . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

6 PROJETO E MODELAGEM DO SISTEMA . . . . . . . . . . . . . 576.1 Amplificador Operacional . . . . . . . . . . . . . . . . . . . . . . . . . 576.2 Charge Pump . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 626.3 Bandgap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 636.4 Regulador de Tensão (LDO) . . . . . . . . . . . . . . . . . . . . . . . 656.5 Comparador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666.6 Detector de Envoltória e Filtro de Média . . . . . . . . . . . . . . . . 696.7 Modulador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716.8 Oscilador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726.9 Demodulador ASK em Verilog-AMS . . . . . . . . . . . . . . . . . . . 746.10 Demodulador ASK em Nível de Circuito . . . . . . . . . . . . . . . . 756.11 Simulações Mistas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

7 CONCLUSÃO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

Referências . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

APÊNDICES 85

APÊNDICE A – CÓDIGO DO AMPLIFICADOR OPERACIONAL . 87

APÊNDICE B – CÓDIGO DO BANDGAP . . . . . . . . . . . . . . 89

APÊNDICE C – CÓDIGO DO CHARGE PUMP . . . . . . . . . . . 91

APÊNDICE D – CÓDIGO DA CHAVE . . . . . . . . . . . . . . . . 93

APÊNDICE E – CÓDIGO DO COMPARADOR . . . . . . . . . . . 95

APÊNDICE F – CÓDIGO DO DETECTOR DE ENVOLTÓRIA . . 97

APÊNDICE G – CÓDIGO DO FILTRO DE MÉDIA . . . . . . . . . 99

APÊNDICE H – CÓDIGO DO OSCILADOR EM ANEL . . . . . . 101

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APÊNDICE I – ESQUEMÁTICO DO COMPARADOR COM HIS-TERESE . . . . . . . . . . . . . . . . . . . . . . . 105

APÊNDICE J – LAYOUT DO DEMODULADOR ASK . . . . . . . 107

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25

1 Introdução

1.1 ContextualizaçãoA utilização das tags de RFID é crescente na medicina. Estudos sobre implantes

médicos vem sendo desenvolvidos como, por exemplo, uma tag aplicada à uma próteseortopédica onde o médico, após o implante, tem a possibilidade de monitorar a pró-tese, auxiliando no tratamento do paciente (LIU et al., 2013). Além disso, pacientes queprecisam de um acompanhamento rigoroso na ingestão de medicamentos podem ser mo-nitorados com pílulas que contém uma tag de RFID. Com isto, é possível saber se foitomado o medicamento correto e se ele foi ingerido na quantidade certa (RAJAGOPA-LAN; RAHMAT-SAMII, 2010). Outro exemplo de aplicação é o monitoramento de pessoasque sofreram traumas leves em tecidos, causados por tratamento de câncer, feridas por es-tilhaços causados em combate, ataques terroristas ou acidentes de carro (RIGELSFORD;DAVENPORT, 2013).

No geral o RFID possui diversas aplicações em inúmeras áreas de interesses, quevão desde agronomia até logística de produção, passando pela área de saúde e controlede acesso. É bastante utilizado para monitoramento animal, onde o gado, por exemplo, ésupervisionado e identificado via tags de radiofrequência, que apresentam melhor soluçãoque o sistema de tecnologia baseado em códigos de barras, também utilizados em fazen-das menores. Ainda nesse segmento, com o RFID pode-se automatizar alguns processos,como o de monitoramento do ciclo de leite produzido por vacas (STEVAN, 2012). Adici-onalmente, o identificador pode ser aplicado em hospitais para identificação automáticade materiais, medicações ou pessoas, visando otimizar a comunicação (JOSE; MONICA,2011). Tanto em hospitais, como citado anteriormente, quanto em empresas e estabeleci-mentos em geral que requerem acesso controlado, o RFID é comumente utilizado para ocontrole do acesso de pessoas e identificação das mesmas.

1.2 ObjetivosEste trabalho visa o desenvolvimendo da modelagem do front end analógico de

uma tag HF (High-frequency) passiva de RFID em linguagem de alto nível (Verilog-AMS)pela metodologia Top-Down. Essa modelagem será realizada tanto em nível de blocos,quanto em nível de sistema, possibilitando a realização de simulações mistas da tag.

Além do projeto da tag de RFID o trabalho visa:

∙ Validar os modelos projetados em linguagem de hardware (Verilog-AMS) utilizando

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26 Capítulo 1. Introdução

o software CADENCE Virtuoso.

∙ Validar o bloco demodulador em nível de sistema (Verilog-AMS) comparando osresultados obtidos com o projeto em nível de circuito.

∙ Disponibilizar os modelos desenvolvidos aos alunos de graduação da Universidade deBrasília para utilização em projetos de pesquisa e em disciplinas de microeletrônicaanalógica e RF.

∙ Aplicar as ferramentas de ponta utilizadas em Design Houses e sua metodologia deprojeto.

1.3 MotivaçãoO desenvolvimento de um trabalho na área de microeletrônica, que aborde me-

todologias de mercado, desperta nos alunos maior interesse na área, fazendo com quemais projetos sejam iniciados, destacando tanto os alunos e professores, como a universi-dade, no cenário acadêmico e industrial ao expor que projetos na área estão em constantedesenvolvimento.

Complementando, a criação de modelos em alto nível para uso de alunos da uni-versidade irá auxiliar o desenvolvimento de novos projetos, ampliando a área de estudoem RF. O desenvolvimento de novas pesquisas irá gerar oportunidades de projetos juntoà indústria, motivando o desenvolvimento de uma visão comercial pelos novos estudantes.

Adquirir conhecimentos em microeletrônica de radiofrequência proporcionandouma formação acadêmica mais completa.

1.4 OrganizaçãoEste trabalho se divide em seis capítulos. Inicialmente é apresentada uma introdu-

ção geral sobre os tipos de RFID e suas aplicações. Após essa apresentação, no capítulo2 é abordada a metodologia Top-Down, onde o Verilog-AMS é utilizado. Em seguida, nocapítulo 3, é apresentada uma visão geral do sistema a ser desenvolvido. No capítulo 4 érealizado o planejamento da modelagem do sistema proposto, apresentando característi-cas importantes e quais blocos serão desesnvolvidos. No capítulo 5 é apresentado como foiconduzida a modelagem, estratégias tomadas para representar os blocos pela linguagemVerilog-AMS bem como os resultados obtidos individualmente, em conjunto e simulaçõesmistas. E, por fim, no capítulo 6, as conclusões chegadas pelo desenvolvimento do projeto.

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27

2 Fundamentação Teórica

RFID (Radio-frequency Identification) é uma forma de identificação automáticaque vem substituindo as tradicionais tecnologias, como código de barras, devido a suasuperior capacidade de exercer essa função, possibilitando aplicações de rastreamento eidentificação que as demais técnicas não eram capazes de realizar.

2.1 Tipos e Padrões de RFID

Dentre os tipos de RFID há a tag ativa, semi-passiva e a passiva. A diferença entreeles se deve a forma de como são alimentados. A tag ativa utiliza uma fonte de energiainterna, utilizada para energizar todo seu circuito, nesse caso, uma bateria. A tag semi-passiva, apesar de usar uma bateria para alimentar seu circuito, depende do leitor parafornecer sua energia para comunicação. Já a tag passiva depende da energia do sinal de RFtransferida do leitor para ser alimentado, ou seja, o próprio sinal que é recebido o energiza.A tag ativa e semi-passiva de RFID têm vantagem sobre as passivas quando se trata dedistância de comunicação, velocidade de leitura e escrita e custo. Elas possuem aplicaçõesem transporte, hospitais inteligentes, dentre outras (SHUNYU-SHI et al., 2013).

Os padrões RFID passivos são basicamente dividos em grupos baseados em suafrequência de operação, sendo elas: Baixa frequência (LF - 125 kHz a 135 kHz), Altafrequência (HF – 13,56 MHz), Ultra alta frequência (UHF – 433 MHz e 868 MHz a 956MHz) e Microonda (2,4 GHz). Para cada grupo citado há uma aplicação mais adequada epadrões determinados por normas, sendo elas determinadas pela ISO (International Or-ganization for Standardization) em conjunto com a IEC (International ElectrotechnicalCommission) que, no caso da última, participa do desenvolvimento de padrões internaci-onais através de comitês técnicos (ISO/IEC, 2004).

A norma ISO/IEC 18000, Information technology – Radio Frequency indentifica-tion for item management, apresenta os parâmetros gerais para padrões de RFID. Cadapadrão possui um conjunto de parâmetros de projeto para interface de comunicação. Ospadrões são para comunicação em 135 kHz, 13,56 MHz, 2,45 GHz, 860 MHz a 960 MHz e433 MHz. Além dessa norma há as normas ISO 11784 e 11785 para aplicações animais e aISO/IEC 14443 que trata de padrões para cartões de identificação sem contato para ope-rações de baixa proximidade com a antena (ATMEL, 2005). Similarmente, há a ISO/IEC15693 e por fim as ISO/IEC 15961 e ISO/IEC 15962, onde ambas são necessárias parao completo entendimento do protocolo de dados, mas cada uma foca-se em um interfaceparticular (ISO/IEC, 2004).

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28 Capítulo 2. Fundamentação Teórica

Sendo assim, como há um padrão para cada faixa de frequência e aplicações, cadafunção e etapa de desenvolvimento segue uma norma. Na Tabela (1) são apresentadosos padrões de RFID determinados pelas ISOs e a descrição de cada um. Partindo desseponto, o capítulo 2.2 mostrará onde cada faixa de frequência das tags passivas é utilizadae suas principais características.

Padrão ISO DescriçãoISO 11784 Identificação por Rádio Frequência para animais – Es-

trutura de códigoISO 11785 Identificação por Rádio Frequência para animais – con-

ceito técnicoISO/IEC 14443A,B Cartões de Identificação – Cartões de circuito(s) inte-

grado(s) sem contato – Cartões de proximidadeISO/IEC 15693 Cartões de Identificação – Cartões de circuito(s) inte-

grado(s) sem contato – Cartões de vizinhançaISO/IEC 18001 Tecnologia da Informação – Técnicas AIDC – RFID para

gestão de item – Perfis de requisitos de aplicaçãoISO/IEC 18000-1 Parâmetros genéricos para interface de comunicação aé-

rea para frequências globalmente aceitasISO/IEC 18000-2 Parâmetros para comunicação de interface aérea até 135

kHzISO/IEC 18000-3 Parâmetros para comunicação de interface aérea até

13,56 MHzISO/IEC 18000-4 Parâmetros para comunicação de interface aérea a 2,45

GHzISO/IEC 18000-6 Parâmetros para comunicação de interface aérea a 860-

960 MHzISO/IEC 18000-7 Parâmetros para comunicação de interface aérea a 433

MHzISO/IEC 15961 RFID para gestão de itens – Protocolo de dados: Inter-

face de aplicaçãoISO/IEC 15962 RFID para gestão de itens – Protocolo: Regras de codi-

ficação de dados e funções da memóra lógicaISO/IEC 15963 RFID para gestão de itens – Identificação única de eti-

queta de RF.

Tabela 1 – Descrições dos Padrões de ISOs para RFID (RFIDCANADA, 2012)

2.2 Aplicação dos Padrões de RFIDAs frequências mais comuns utilizadas em RFID passivo de baixa frequência são

125 e 134,2 kHz. Uma característica interessante desse tipo de tag é que ela não é afetadapor metais, sendo interessante para aplicações de identificações automotivas, identifica-ção de ferramentas, contêineres, acesso à estacionamentos, dentre outros. Além de metais,outros materiais que podem ser penetrados incluem água e tecido biológico o que permite

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2.2. Aplicação dos Padrões de RFID 29

aplicação em identificação animal. Porém sua utilização é limitada em ambientes indus-triais, onde pode ocorrer interferências por máquinas elétricas. A distância pode variarde poucos centímetros a alguns metros, dependendo do tamanho da antena e do receptor(RFIDCANADA, 2012).

O RFID passivo de alta frequência opera em 13,56 MHz. Sua utilização, apesarde ser mundialmente aceita e utilizada, varia um pouco em regiões, como por exemplo,na América do Norte é regulamentado que a potência da antena do receptor seja limi-tado a 3W enquanto que na Europa é permitido 4W. Comparando com a tag de baixafrequência, possui boa penetração em materiais, porém a interferência causada por metaisé maior, seu custo é mais baixo, e possui uma melhor velocidade de comunicação. Essetipo de tag é utilizada para aplicações que necessitem distâncias de 1m ou menor, talcomo controle de acesso e sistemas de segurança. Se adicionada uma memória, permiteque a segurança seja aumentada e haja integração com biometria como parte do sistema.Documentos e arquivos podem ser facilmente identificados também. Segundo a empresaRFID Canadá, cartões sem contato ou cartões RFID serão a nova geração de cartões decrédito. É possível ver que cartões RFID estão sendo utilizados para controle de acessoem transportes públicos no mundo. O RFID de alta frequência é ideal para aplicações querequerem identificações de baixo custo (RFIDCANADA, 2012).

A tag de ultra alta frequência trabalha no espectro de 300 MHz a 3 GHz. A faixaque possui maior mercado é a de 860-956 MHz, portanto será a tecnologia abordada. UHFé mais indicada quando a aplicação requer uma distância maior do leitor. Comparandocom o RFID HF, pode ler até 4 vezes mais tags em um receptor, porém não trabalha bemcom líquidos. Ela pode substituir as tags de HF, por exemplo em cadeias de suprimentosem mercados, onde é necessário maior distância do leitor (RFIDCANADA, 2012).

Na Tabela (2), é apresentado, de forma geral, um comparativo entre as faixas defrequência utilizadas para RFID.

Característica LF HF UHFDistância Etiqueta-Leitor Baixa Baixa AltaTaxa de Transmissão Baixa Alta AltaCusto do Transceptor Alto Médio BaixoLeitura Simultânea por Vá-rios Tags no Receptor

Não Sim Sim

Penetração em Materiais Muito Alta Alta Média

Tabela 2 – Comparativo entre as principais características das faixas de frequência maiscomuns em RFID

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31

3 Metodologia Top-Down

A metodologia Top-Down é comumente utilizada em projetos que possuem umaalta complexidade do sistema. Basicamente, o sistema é projetado e verificado em umnível mais abstrato, ou em um nível de diagrama de blocos, antes de ser iniciado o projetomais detalhado dos blocos individuais que compõem o sistema (KUNDERTH, 2004).

3.1 Aproximações Tradicionais Para Projetos de Sinais MistosHá um sensível aumento da produtividade quando projetistas de sinais mistos

migram para uma efetiva produção em metodologia Top-Down. Em projetos desenvolvidoscom a metodologia Bottom-Up, com o aumento da complexidade do sistema, a verificaçãodo mesmo pode ocorrer tardiamente na linha de produção, proporcionando re-ciclos deprojeto e aumentando o tempo de desenvolvimento (KUNDERTH, 2004).

3.1.1 Projeto Bottom-Up

Nesta metodologia, o projeto é iniciado com o desenvolvimento dos blocos indivi-duais, que são combinados para formar o sistema. O projeto dos blocos inicia com suasespecificações e termina com o projeto dos circuitos em nível de transistor. Cada bloco éverificado isoladamente do contexto geral do sistema. Uma vez verificados, eles são com-binados a fim de se fazer uma verificação geral, onde todo o sistema está em nível detransistor.

3.1.2 Projeto Top-Down

Nesse caso a arquitetura do chip é definida, simulada e otimizada exaustivamente.São retiradas dessa simulação em alto nível as especificações de cada bloco. A partir disso,os blocos são individualmente projetados para atingir essas especificações. Por fim, todoo chip é verificado com base nos requisitos originais.

3.2 Princípios da Metodologia Top-DownSeguindo a metodologia Top-Down, evita-se o impacto proveniente de alterações

que venham a ocorrem no final do ciclo de projeto. Dessa forma, o circuito teria que serparcialmente remodelado. Essa metodologia permite que essas mudanças e suas verifica-ções sejam feitas rapidamente (KUNDERTH, 2004).

Um efetivo projeto em metodologia Top-Down segue alguns princípios, são eles:

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32 Capítulo 3. Metodologia Top-Down

∙ Representação de projeto compartilhada;

∙ Cada mudança é verificada;

∙ Planejamento de verificação;

∙ Múltiplos passos;

∙ Planos e especificações executáveis.

Os engenheiros do sistema podem criar uma arquitetura que pode ser validadaindividualmente por cada projetista, permitindo que o projeto possa ser simulado portodos os membros da equipe.

Considerando que em nível de transistor as simulações são mais lentas e a verifi-cação mais complicada, quando desenvolvido seus blocos individuais em linguagem altonível, obtém-se uma drástica redução do tempo de simulação, permitindo que o sistemaseja verificado exaustivamente.

O planejamento de verificação, foca em antecipar e prevenir problemas que possamsurgir ao integrar os blocos ao sistema. Deve ser feita o mais cedo possível e com o máximopossível do sistema desenvolvido em alto nível.

O objetivo com o planejamento da modelagem é identificar o conjunto de modelosque devem ser desenvolvidos. É recomendado o desenvolvimento de modelos simples eotimizados.

São realizados múltiplos passos para reduzir os riscos do projeto enquanto toma-se passos para expor potenciais problemas antecipadamente, trabalhando completamenteem um nível abstrato de representação. Enquanto o projeto evolui com seus blocos sendoimplementados e mais informação sendo disponibilizada, os modelos são atualizados, po-dendo ter seus resultados refinados.

As especificações do sistema devem ser preferencialmente manifestados como mo-delos e scripts executáveis, ao invés de documentos escritos. Estes modelos executáveissão, então, utilizados e validados no dia-a-dia. Assim, eliminando ambiguidades que po-dem ser geradas em documentos escritos, que poderiam resultar em desentendimentos,acarretando no reprojeto de partes do sistema.

3.3 Processo de Desenvolvimento Top-Down

3.3.1 Planejamento de Simulação e Modelagem

Inicialmente, identificam-se as áreas de interesse do projeto para então desenvolverplanos para como elas serão verificadas. Os planos devem especificar como esses testes se-

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3.3. Processo de Desenvolvimento Top-Down 33

rão realizados, identificando quais blocos devem ser representados em nível de transistor.Kunderth menciona que deve-se resistir a tentações de especificar modelos mais complica-dos que o necessário, começando por modelos simples e modelar adicionais efeitos apenasse preciso. A ênfase ao escrever modelos deve-se dar ao comportamento do bloco e nãoem sua estrutura.

Outra importante consideração ao modelar os blocos de sistema é pela sua especi-ficação, sendo assim, modelar um bloco quanto sua faixa de operação, evitando especificaruma região que o circuito nunca irá operar.

Seguindo essas regras, economiza-se tempo que seria utilizado escrevendo modelos.Assim, ao obter a descrição em alto nível do sistema, uma vez validado, pode ser aplicadoàs simulações em nível de transistor.

3.3.2 Verificação em Nível de Sistema

O objetivo é encontrar um algoritmo e arquitetura que implementa uma funcio-nalidade requisitada, providenciando adequado desempenho à mínimo custo. Esse custoestá relacionado com a capacidade de se reduzir qualquer tipo de gasto desnecessário parao projeto. Como o desenvolvimento será feito especificamente para um sistema, pode-sereduzir a área do chip, tempo de desenvolvimento e otimizar o circuito para a aplicaçãodesejada.

Essa fase de projeto é essencial para um entendimento geral do sistema logo noinício de seu desenvolvimento. O principal objetivo dessa fase é o projeto preciso demodelos dos blocos e suas interfaces. O Verilog-AMS é utilizado nessa fase porque permiteuma modelagem precisa das interfaces e suporta simulações mistas.

3.3.3 Simulação Mista

A simulação mista é necessária para verificar se determinado bloco, validado indi-vidualmente, continuará respeitando suas especificações após sua introdução no sistema.

Um bloco representado em alto nível é substituido pelo seu esquemático a nívelde transistor antes de se rodar a simulação. Ele deve respeitar as especificações do sis-tema quando projetado em alto nível. Com relação à quantidade de pinos, impedância,polaridades e etc. Basicamente, deve-se projetar o circuito equivalente em baixo nível(transistores) do bloco descrito em alto nível.

De forma geral, o bloco em alto nível funciona como um test bench do circuitodescrito em nível de transistor.

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34 Capítulo 3. Metodologia Top-Down

3.3.4 Verificação Bottom-Up

Após a simulação mista, comparando os resultados alcançados por simulações queenvolvem o circuito, a funcionalidade e precisão do modelo podem ser verificadas. Emsuma, essa verificação se dá em comparar os resultados obtidos em nível de transistorcom o sistema desenvolvido em alto nível e validar suas especificações.

3.3.5 Verificação Final

Nessa etapa, todos os blocos são simulados a nível de transistor pelo contexto dosistema, verificando sua funcionalidade e interface. É possivel identificar caminhos críticosde desenvolvimento, áreas de especial interesse, e a performance do sistema. Tudo que seé desejado verificar é feito a nível de transistor. A ideia é reduzir o tempo gasto comsimulações SPICE, tornando a verificação do sistema mais efetiva.

3.3.6 Teste

Exclusivamente após o término do projeto são realizados todos os testes do sistemaem softwares. Com esses testes, durante a fase de projeto, é possivel reduzir o tempo dedebug pós sílicio em 50%, melhorando o rendimento (KUNDERTH, 2004).

3.3.7 Benefícios da Metodologia

∙ Melhora a comunicação entre engenheiros

∙ Melhora a produtividade

∙ Melhora a habilidade de lidar com projetos complexos

∙ Permite execução paralela de tarefas de projeto

∙ Portabilidade dos modelos dos blocos em outros projetos

3.4 Linguagens de Descrição de Hardware

HDLs (Hardware Description Language) como propriamente diz, são linguagenspara descrever hardware, diferentemente de linguagens tradicionais como C que descrevemalgoritmos implementados em software.

As linguagens de descrição de hardware possuem duas aplicações principais: si-mulação e síntese. Em simulação é aplicado estímulos que serão aplicados a um modelodescrito pela linguagem que expressará uma saída conforme o sistema responderá.

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3.5. Família de Linguagens Verilog 35

Basicamente, a simulação permitirá que seja compreendido como um modelo com-plexo se comporta antes de ser propriamente implementado.

A síntese cria uma solução refinada com comportamento equivalente às entradas esaídas do sistema, usando componentes que possuem implementação física (KUNDERTH,2004).

Atualmente, há dois tipos de linguagem de descrição disponíveis para sinais mistos:Verilog-AMS e VHDL-AMS, que são extensões das tradicionais linguagens para circuitosdigitais com suporte à modelagem de sistemas analógicos e sinais mistos.

3.5 Família de Linguagens Verilog

Verilog-AMS é uma linguagem de modelagem para sistemas de sinais mistos (KUN-DERTH, 2004).

Kunderth define o Verilog-AMS como sendo essencialmente desenvolvido para as-sistir simulações de sistemas de sinais mistos a ser descrito para o simulador.

O termo sinais mistos sugere um sistema feito por partes de sinais digitais e outraanalógica. O Verilog-AMS suporta a descrição dos dois sinais, sendo basicamente a uniãodas linguagens de descrição; Verilog-HDL e Verilog-A. Essas três linguagens citadas dãoorigem à família de linguagens de descrição Verilog R○. Dessa forma, como o Verilog-AMS faz parte da descrição para sinais tanto analógicos quanto digitais, o Verilog-HDLdescreve sistemas digitais. Por outro lado, o Verilog-A descreve sistemas analógicos. Mas,além disso, o Verilog-AMS permite que sejam descritos componentes de sinais mistos.

Adicionalmente, para exemplificar a família de linguagens Verilog tem-se a Fig.(1).

Figura 1 – Relação entre Verilog-AMS, Verilog-HDL e Verilog-A (KUNDERTH, 2004)

Por fim, o Verilog-AMS é uma linguagem utilizada para simulação e verificação desistemas, ou seja, a partir dela não será feita síntese.

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36 Capítulo 3. Metodologia Top-Down

3.6 Linguagem Verilog-AMSPara o estudo da estrutura da linguagem é analisado o exemplo de um resistor

linear proposto por Kunderth:

1. ‘include "disciplines.vams"

2.

3. module resistor(p,n);

4. parameter real r=0; //resistance (Ohms)

5. inout p,n;

6. electrical p,n;

7.

8. analog

9. V(p,n) <+ r*I(p,n);

10. endmodule

Tendo como base o exemplo de um resistor linear proposto por (KUNDERTH,2004), o código em Verilog é estruturado da seguinte maneira:

Deve-se incluir disciplines, que são basicamente bibliotecas, contendo coleções detipos de sinais fisícos, como, por exemplo, tensão e corrente. Para que a linguagem sejacapaz de descrever modelos que operem em sinais físicos, as disciplines associadas devemser declaradas. Uma comum discipline utilizada é a disciplines.vams, que foi incluída,conforme linha 1, utilizando:

‘include “disciplines.vams”

Nela é fornecido os nomes electrical, V e I, que são utilizados no código (linha 6).

O bloco básico de construção é o module, que é a descrição de componentes indi-viduais, seguido pelo nome e sua lista de portas. como na linha 3. Ou seja, criando-se omódulo resistor com entradas/saídas p e n.

Na linha 4, // resistance (Ohms), as duas barras indicam comentário. Tudo após“//” não influenciará no projeto. Outra forma que pode ser feito comentários é utilizando/* e */ , onde o conteúdo dentre eles será comentado.

Um parâmetro é criado utilizando o mnemônico parameter, assim como na linha 4.Quando dado o valor 0, significa que o parâmetro será inicializado com o valor “0”. O tipo,nesse caso real, é opcional. Esse mnemônico parameter é importante para a realização desimulação devido à sua capacidade de ser alterado sem a necessidade de editar o códigofonte. Isso permite que, quando trabalhado no simulador, poderá ser modificado a qualquer

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3.6. Linguagem Verilog-AMS 37

momento que necessário, essencial para valores que necessitam constantes alterações, comocaracterísticas de dispositivos ligadas à resistência, capacitância, dentre outros.

Ports são os pontos que serão conectados o componente, nesse exemplo, os termi-nais do resitor, como observado nas linhas 5 e 6. A direção da porta é dada por inout,são três possíveis direções, input(entrada), output(saída) e bidirecional(inout). O tipodescrito é o electrical, significa que as portas associadas esperam ser tensão ou corrente.

O comportamento do bloco é definido em analog conforme linhas 8 e 9. Analogintroduz um processo analógico que é usado para descrever um comportamento em tempocontínuo. Nesse caso, o valor de V em suas portas (p e n), recebe o valor da expressão àdireita. A expressão é basicamente a relação entre tensão e corrente de um resistor linearideal.

Por fim, para finalizar este módulo, deve-se fechá-lo com o uso de endmodule.Qualquer expressão que segue não estará associado com esse módulo resistor.

Para quaisquer outros dispositivos, deve-se checar a lista de descrição da lingua-gem. Por exemplo, ao modelar um capacitor, que tem relação de derivada com a tensãoe corrente, ao escrever sua função referente usa-se “ddt” para expressar a derivada.

Para o desenvolvimento de sinais mistos segue-se da mesma estrutura. Uma alter-nativa para esse desenvolvimento é utilizar recursos da linguagem HDL. Assim, pode-sedeclarar uma rede digital utilizando expressão wire.

Wire é um tipo de rede digital. Ela pode carregar um bit de informação, que podereceber um de 4 valores mostrados na Tab. (3).

Nome Descrição Constante0 Zero, Baixo ou Falso 0 ou 1’b01 Um, Alto ou Verdadeiro 1 ou 1’b1

x ou X Desconhecido ou Não inicializado 1’bxz ou Z Alta Impedância (Flutuante) 1’bz

Tabela 3 – Valores Lógicos em Verilog (KUNDERTH, 2004).

Pode-se também declarar um vetor digital como por exemplo:

wire [7:0] dados

Nesse caso, está sendo declarada uma conexão de 8 bits, que podem ser acessadospor dados[x], onde x varia de 0 a 7, que é a posição do bit.

Para transmitir um valor continuamente, utiliza-se a função assign.

assign q = ~a;

No caso anterior, é indicado que “q” receberá o inverso de “a” (devido ao uso de~ após a igualdade), que sempre será alterado com qualquer mudança de “a”.

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38 Capítulo 3. Metodologia Top-Down

Com isso, tem-se a base para o desenvolvimento de blocos em linguagem de des-crição Verilog-AMS. Contudo, em função da grande quantidade de expressões que a lin-guagem fornece, será necessário um intenso treinamento, para que seja possível aproveitartoda a versatilidade que o Verilog-AMS fornece.

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39

4 Concepção do Sistema da Tag de RFID

Este capítulo apresentará um resumo sobre o que é o front-end analógico e osblocos que os constituem, assim como uma breve explicação de cada um no sistema. Alémdisso, serão expostos conceitos importantes para o planejamento da modelagem dos blocosda tag de RFID.

Dessa forma, os blocos do front-end análogico da tag passiva especificada são: oretificador de tensão, demodulador, gerador de clock e um modulador, conforme mostradona Fig. (2)

(a) (b)

Figura 2 – (a) Denominação dos Blocos do Tag de RFID (b) Denominação dos BlocosEspecíficos do Tag de RFID (LI, 2009)

∙ Retificador: Esse bloco retifica a entrada do sinal de RF e gera o nível DC de tensãonecessário para alimentar os demais blocos.

∙ Demodulador: O demodulador de onda ASK (Amplitude Shift Keying) utiliza, basi-camente, um estágio de comparação que irá identificar a média do sinal retificado ecomparar com o próprio sinal. Essa comparação fornecerá um sinal em nível digital.

∙ Controlador Lógico: É a parte digital do sistema que controla os demais blocos.Basicamente le irá controlar quando a tag deverá receber e enviar o sinal. Armazenao ID do tag que será enviado ao leitor pelo modulador.

∙ Clock Interno: É um oscilador que gerará um clock para alimentar a parte digitaldo circuito.

∙ Modulador: O modulador do sistema é um Modulador BPSK (Binary Phase Shift-keying) que, a partir de um sinal digital de uma subportadora em BPSK, fará umamodulação ASK do sinal recebido, que o enviará para o reader.

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40 Capítulo 4. Concepção do Sistema da Tag de RFID

4.1 RetificadorA maioria dos circuitos retificadores são baseados em diodos e capacitores (ASHRY;

SHARAF; IBRAHIM, 2008).

A função desse bloco é transformar o sinal RF em um sinal DC para alimentar orestante do circuito. A onda AC do sinal de RF é amplificada e retificada para se atingirum nível de tensão que possa alimentar o circuito.

Para a alimentação da memória externa, a tensão deve ser elevada o suficiente, emtorno de 5V , então utiliza-se um charge pump para atingir a tensão necessária.

Para alimentar os circuitos de RF é necessário uma tensão menor, abaixo de 2V ou3,5V, dependendo da tecnologia, operando os circuitos em 1,8V ou 3,3V. Então é utilizadoum regulador de tensão.

O regulador de tensão utilizado nesse caso é comumente um LDO (Low-dropoutRegulator). Que para este projeto, receberá 3V que regulará para 1,8V.

De maneira geral, o sinal recebido pela antena é amplificado via charge pump paraum nível mais alto de tensão, em seguida ele é retificado para se obter um nível DC queserá regulado por um LDO.

4.2 DemoduladorO demodulador é o bloco responsável pela detecção dos dados enviados pelo reader

para a tag. Devido a uma oportunidade de tape-out, juntamente com um projeto deiniciação científica (PINTO et al., 2014), esse bloco foi desenvolvido em nível de transistore enviado para fabricação no dia 02 de Abril de 2014.

Esse demodulador projetado é um Demodulador ASK. O sinal ASK é uma con-traparte digital do sinal AM (Amplitude Modulation). A característica do sinal ASK émostrada na Fig. (3), onde a amplitude é chaveada no tempo, o que se tem é uma ondasenoidal em meio período da subportadora e na outra metade tem-se o sinal nulo. Em suaestrutura ele possui três blocos gerais: Detector de envoltória, filtro de média e compara-dor. Na Fig. (4) é possível ver como esses blocos se compõem para formar a arquiteturacompleta do demodulador.

Figura 3 – Onda ASK (RAZAVI, 1998)

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4.3. Modulador 41

Figura 4 – Diagrama de Blocos do Demodulador ASK

O sinal recebido passa por um detector de envoltória projetado com capacitores ediodos. Na primeira parte do bloco têm-se uma multiplicação do sinal por um multiplica-dor de tensão. A sua saída recebe um filtro próximo à frequência do sinal (13,56 MHz),de forma que se obtenha o sinal de sua envoltória.

O sinal passa por um multiplicador de tensão para que seu nível DC seja elevadoa um valor suficiente para sensibilizar as estruturas seguintes.

Foi desenvolvido um comparador com histerese para que se evite pequenos ruídosdo sinal e tenha-se na saída a informação do sinal de entrada em níveis lógicos 1 e 0.

Os objetos de comparação são o sinal pós-envoltória e um sinal médio do sinal. Ouseja, a estrutura compara o sinal da envoltória com seu valor médio que é retirado porum filtro de média.

Dessa forma, como se compara um sinal com sua média, pode-se ver um sinal digitalna saída do comparador, já que um comparador é basicamente um conversor analógico-digital de 1 bit. O que ocorre nessa etapa é transformar a faixa em que possui um sinalanalógico senoidal em nível lógico alto e nas faixas em que o sinal tem amplitude nula, ouseja, que o valor do sinal seja um nível constante em zero, a saída terá nível lógico baixo.

4.3 Modulador

Dois tipos de moduladores podem ser utilizados em tags de RFID, o ASK e oPSK. A vantagem em se utilizar o PSK é a possibilidade de full-duplex operation, ou seja,pode operar para enviar o sinal para o leitor ao mesmo tempo que pode estar recebendo,o que não é necessário em aplicações de baixa taxa de transmissão, além de apresentarum menor consumo de energia.

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42 Capítulo 4. Concepção do Sistema da Tag de RFID

4.3.1 PSK Backscattering

É desenvolvido para uma comunicação reversa, baseado na diferença de impedânciaentre a antena e o tag. Essa diferença resultará no retorno de uma fração do sinal que foienviado. É transmitido um sinal do tag para o leitor na frequência da subportadora de847,5kHz (ATMEL, 2005). Backscattering é um esquema de modulação de baixo consumoem que o tag age como um refletor, enviando parte da onda RF incidente de volta parao leitor (EPCGLOBAL, 2005). Na modulação PSK a impedância real do tag é casadacom a impedância da antena, já a reatância varia entre valores capacitivos e indutivos,conforme a Fig. (5):

Figura 5 – Esquemático de Funcionamento do Circuito de Backscattering (ASHRY; SHA-RAF; IBRAHIM, 2009)

Com o chaveamento na saída a reatância altera-se, enviando um sinal refletidocom o ID da tag.

O BPSK é a modulação digital com forma de onda da banda base binária. Nessecaso, PSK binário. No BPSK, a banda base binária seleciona uma das duas fases opostasda portadora (RAZAVI, 1998). Ou seja, o sinal PSK será chaveado entre dois valores defase, 𝜑 = 0o e 180o.

Esse sinal modulado em BPSK pode ser descrito como na Eq. (4.1), onde 𝐴𝑐 é aamplitude do sinal, 𝜔𝑐 é a frequência angular do sinal e 𝜑 é a fase.

𝑥𝐵𝑃 𝑆𝐾 = 𝐴𝑐 𝑐𝑜𝑠(𝜔𝑐𝑡 + 𝜑) (4.1)

Como a subportadora, nesse caso, é um sinal digital, o que acontece é uma alteraçãona fase do sinal digital. Onde o sinal seria 1, torna-se 0, e vice-versa.

4.4 Oscilador

O oscilador fornece ao bloco digital o clock necessário para o funcionamento domesmo. Existem diversos tipos de osciladores, dentre eles:

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4.4. Oscilador 43

∙ Voltage-Controlled Oscillator (VCO): Oscilador em que sua frequência de operaçãoé controlada por um sinal de tensão.

∙ Oscilador em Anel: Oscilador baseado na instabilidade de portas lógicas inversorasconectadas em cascata, onde uma ao inverter o seu sinal tentará inverter a outra,como estão conectadas em anel (a saída é realimentada na entrada), isso se tornauma oscilação.

∙ Oscilador por Relaxamento (RC): Baseado em instabilidade da realimentação dosistema, onde há carga e descarga do capacitor, gerando uma oscilação.

O interessante ao se modelar em alto nível é que, independentemente da comple-xidade do circuito que será desenvolvido, o modelo deve ser capaz de fornecer o clock nafrequência necessária em nível de sistema. O projeto de circuito é planejado e desenvolvidodepois de validado.

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45

5 Planejamento da Modelagem

Durante o processo de planejamento da modelagem, os blocos a serem desenvol-vidos em nível de sistema são projetados de tal forma que os problemas que venham aocorrer no projeto elétrico sejam previstos. Além disso, os blocos de interesse devem serpreviamente definidos. Neste capítulo, será proposto o desenvolvimento de cada um. Emcada seção, serão destacados como será feita a modelagem do bloco e que característicasde cada um são necessárias para que a maioria dos problemas e situações sejam previstasdurante as simulações. Sabendo disso, serão apresentadas as justificativas para as carac-terísticas extraídas para cada bloco a ser desenvolvido. Ao fim de cada planejamento, ospinos e suas descrições serão apresentadas.

5.1 Bloco Retificador

O bloco retificador é responsável por fornecer as tensões que alimentam os circuitosanalógicos e digitais. Como o sistema se trata de uma tag passiva, a energia é produzidaa partir do sinal de radiofrequência enviado do leitor para a tag. Sendo assim, ele possuium sistema composto de sub-blocos. Nesse contexto, o bloco principal é o LDO.

A Fig. (6) apresenta o esquemático de um LDO mais comum, utilizado para pro-jetos de circuitos integrados.

Figura 6 – Esquemático padrão para LDO

Então, para se evitar modelar uma fonte de tensão, o que não é possível preveros problemas que podem vir a ocorrer, é visto o sistema um nível abaixo, onde agora é

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46 Capítulo 5. Planejamento da Modelagem

possível modelar os blocos fundamentais que consistuem o sistema e, assim, prever umasimulação que se aproxime do bloco real.

Sendo assim, Os blocos destacados, com exceção do elemento de passagem Q1 quepode ser um transistor bipolar ou mosfet (tanto tipo n ou p, para os dois casos), serão osmodelados em Verilog-AMS. O elemento Q1 opera na região linear para baixar a tensãode entrada para a tensão desejada. A saída é percebida pelo amplificador de erro que acompara com uma tensão de referência, o amplificador aciona o gate do transitor para oponto de operação a fim de garantir que a saída esteja na tensão desejada. Ao passo quea tensão de entrada varia, o amplificador modula o elemento de forma que mantenha asaída constante (DAY, 2002).

Vin, a tensão de entrada, é uma tensão proveniente do Charge Pump. O amplifica-dor U1 é chamado de Error Amplifier (Amplificador de erro), responsável por amplificar adiferença de tensão entre uma tensão Vref de referência. Essa última, é modelada a partirde um Bandgap Reference, que é uma tensão invariante com a temperatura.

O Charge Pump providencia um nível DC maior ao circuito, isso é feito por do-bradores de tensão. Uma topologia bastante utilizada é o dobrador de tensão Dickson. Avantagem desses tipos de circuitos está na capacidade de serem cascateados para elevar atensão DC do circuito vários níveis.

Uma célula de dobrador de tensão é dado pela Eq. (5.1), onde 𝑉𝑝 é a tensão depico da onda e 𝑉𝑑 a tensão de queda dos diodos que o compõe.

𝑉𝐷𝐶 = 2(𝑉𝑝 − 𝑉𝑑) (5.1)

O interessante dessa equação é que ela prevê a queda de tensão que os diodosvirão a ter, e assim, o projetista poderá antecipar os problemas que isso poderá gerar nodesenvolvimento do projeto elétrico desse bloco.

A Eq. (5.2), define o nível DC do circuito quando o mesmo é cascateado.

𝑉𝑛,𝐷𝐶 = 2𝑛(𝑉𝑝 − 𝑉𝑑) (5.2)

Onde 𝑛 representa o número de estágios utilizados, podendo o projetista então,prever quantos estágios o elevador de tensão é composto. Desta forma, durante a etapade projeto elétrico, tem-se a informação de quantos estágios o Charge Pump possui e otipo de diodo a ser utilizado.

Essas equações, permitirão que um modelo em Verilog-AMS seja feito para umCharge Pump.

O retificador de onda, utilizado para se ter uma tensão de corrente contínua, é

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5.1. Bloco Retificador 47

comumente feito por um diodo e um filtro passa baixas, de forma que a onda seja o maispróximo de um valor constante possível. Ao modelar esse estágio, junto ao Charge Pump,obtêm-se a tensão Vin que irá para o LDO.

O amplificador de erro é um amplificador operacional convencional. Sendo assim,para prever a topologia a ser adotada e suas características para o projeto do circuito,alguns parametros devem ser modelados.

A Eq. (5.3) define o comportamento de um amplificador operacional ideal, onde asaída é uma entrada multiplicada por um ganho.

𝑉𝑜𝑢𝑡 = 𝐴𝑣 𝑉𝑖𝑛 (5.3)

Porém, como dito anteriormente, isso não é suficiente para justificar uma modela-gem em alto nível, visto que, isso não limitaria, por exemplo, a potência consumida poresse bloco. Sendo assim, os pontos a serem considerados para a modelagem do amplificadorserão:

∙ Ganho;

∙ Potência;

∙ Saturação do sinal;

Com esses pontos, é possivel que o projetista preveja a potência consumida, asaturação do sinal, caso ocorra, e o ganho que o amplificador deve possuir, em malhaaberta, para que o circuito funcione de acordo com a modelagem em alto nível.

O bandgap é um circuito capaz de fornecer uma tensão como referência que nãovarie em condições usuais de temperatura. Ou seja, fornecerá um determinado valor detensão independente das variações térmicas do sistema. Sendo assim, uma equação podeser obtida para modelar o bloco em função da temperatura como variável para um deter-minado circuito. O circuito de base para o desenvolvimento deste bloco é apresentado naFig. (7), e tem como característica a Eq. (5.4). Onde 𝑉𝑇 é a tensão térmica e 𝑉𝐵𝐸 é a ten-são entre base e emissor do transistor bipolar Q4. Essa tensão é variante na temperatura,na qual tem uma queda em função da temperatura.

𝑉𝑜𝑢𝑡1 = 𝑉𝐵𝐸4 + 𝑉𝑇 𝑙𝑛(𝑛)(︃

1 + 𝑅1𝑅3

)︃(5.4)

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48 Capítulo 5. Planejamento da Modelagem

Figura 7 – Esquemático para Bandgap em Nível de Circuito (PINTO et al., 2014)

5.2 Bloco ModuladorO modulador BPSK, de maneira geral, é apresentado na Fig. (8), onde uma chave

irá comutar de acordo com o ID da tag, variando a amplitude da onda refletida de acordocom um capacitor de descasamento.

Figura 8 – Esquemático de um Modulador BPSK

Nesse caso, a chave utilizada é uma chave MOS, ou seja, uma chave projetada apartir de elementos MOSFET, então, transistores NMOS e PMOS são inseridos de formaque uma tensão no gate dos transistores, feche ou abra o circuito. Sabendo disso, modelaruma chave em Verilog-AMS deve levar em consideração as perdas e impedância da chaveutilizada. Para isso, deve-se conhecer como é o funcionamento desse dispositivo.

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5.2. Bloco Modulador 49

Para ilustrar a impedância, é observado na Fig. (9) como o circuito se comportaquando a chave está ligada, ou seja, não há um circuito aberto nessa região. A resistencia𝑅𝑜𝑛 representa essa impedância que a chave fornece ao trecho, observe que, quando 𝑅𝑜𝑛

for nulo, trata-se de um curto-circuito, ou seja, a chave em questão seria ideal, sem perdas.

Figura 9 – Representação da impedância da chave quando fechada

A chave mais comum, em nível de transistor, é o próprio transistor CMOS, mas,devido às limitações de alcance dinâmico associadas às chaves de um único transistor(ALLEN; HOLBERG, 2002), pode ser feita a chave como mostrada na Fig. (10), que échamada de chave complementar, que é construida conectando um transitor PMOS emparalelo com NMOS. Como ilustrado, CK e CK’ irão abrir ou fechar a chave, quando CKem nível lógico 1, a chave está fechada e, em 0, aberta. CK’ significa o inverso de CK, ouseja, ao implementar uma chave MOS em transistor, um inversor pode ser colocado, desdeque essa chave não exerça a função de um dispositivo para sample and hold (amostragem)ou switch capacitors. Esses últimos necessitariam de clocks e ainda, para essas aplicações,o chamado non overlapping clock, que não será o caso para essa aplicação, podendo, namodelagem, prever a utilização de apenas um terminal de entrada.

Figura 10 – Esquemático de uma chave MOS

Nesse caso, para o modulador, não é interessante modelar o descasamento daimpedância, ou inserir um capacitor, isso é justificado pelo tipo de modulação feita. Por

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50 Capítulo 5. Planejamento da Modelagem

ser um backscattering, o sinal recebido pela antena é refletido com uma subportadora defrequência diferente. Sendo assim, a simulação deve ser mista para que sejam alterados osparâmetros da rede de casamento, que fará essa função de backscattering da onda.

É esperado que, ao inserir um dispositivo na rede de casamento de impedância,essa impedância casada com a antena seja descasa, o que fará que o sinal refletido sofraalteração em sua amplitude. Deve ser refletida uma onda ASK com perda de amplitudede 10%. Esse cálculo é realizado a partir da Fig. (11) e a Tabela (4), onde se mostra amargem de quanto essa onda deve ser modulada (8% a 14%). Essa atenuação do sinal,que caracterizará numa onda ASK refletida, é feita a partir da subportadora de 847,5 kHzmodulada em BPSK. Esse sinal recebido da subportadora digital chaveará o descasamentode impedância, isso justifica a preocupação apenas com a chave, ja que a modulação BPSKvem do bloco digital.

Os percentuais de modulação são calculados a partir das Eq. (5.5) e (5.6), ondeA é a amplitude do sinal não-modulado e B a amplitude do sinal modulado. (ATMEL,2005).

Figura 11 – Amplitude da Onda Refletida (ATMEL, 2005)

𝑀𝐼 = 𝐴 − 𝐵

𝐴 + 𝐵(5.5)

𝑀𝐷 = 𝐵

𝐴(5.6)

Índice de Modulação (𝑀𝐼) Profundidade da Modulação (𝑀𝐷)8% 85,2%9% 83,5%10% 81,8%11% 80,2%12% 78,6%13% 77,0%14% 75,4%

Tabela 4 – Relação entre o índice de modulação com a profundidade (ATMEL, 2005)

Para entender o motivo de ser 847,5 kHz a frequência da subportadora, observa-se o sinal recebido, a uma frequência de 13,56MHz, que ao se dividir por 16, tem-se a

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5.3. Bloco Demodulador 51

subportadora, e isso é caracterizado por 8 bits (considerando cada bit um momento quea onda está em 1 ou 0). Ou seja, um período de bit possui oito ciclos da subportadora.Essa é modulada a partir de uma codificação, indicando o ID da tag, e que, cada nívellógico caracteriza uma fase dessa subportadora digital, como observado na Fig. (12).

Figura 12 – Modulação BPSK da Subportadora de 847,5 kHz (ATMEL, 2005)

Isso é feito ao ajustar ou desajustar o circuito de ressonância da antena que, nocaso, é um circuito externo. Uma das configurações desse circuito é apresentado na Fig.(13), onde a chave é inserida entre os pontos "Ant. Pad B"e Vss, de forma que sintonize afrequência em 13,56MHz quando fechada, ao abrir, essa frequência é desajustada em umafrequência próxima do sinal. Esse circuito será utilizado para os testes do modulador.

Figura 13 – Circuito externo da antena (MICROCHIP, 2004)

5.3 Bloco DemoduladorO bloco do demodulador ASK é composto de três elementos, que serão modelados

em Verilog-AMS, são eles:

∙ Detector de Envoltória

∙ Filtro de Média

∙ Comparador com Histerese

O detector de envoltória é um bloco semelhante ao apresentado no bloco do refiti-ficador, onde é feito um multiplicador de tensão Dickson e um retificador com diodo pararealizar a detecção de envoltória. Sendo assim, o mesmo bloco pode ser utilizado nessaetapa, tendo apenas os parâmetros de simulação adaptados para essa função.

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52 Capítulo 5. Planejamento da Modelagem

O filtro de média, nada mais é que detectar o ponto médio da envoltória. Essesinal terá um valor máximo e mínimo em torno do nível DC, de característica simétrica,ou seja, desconsiderando o nível DC, o módulo do valor máximo da onda é muito próximodo módulo do valor mínimo da onda. Ou seja, esse bloco tende a identificar o valor donível DC do sinal de envoltória (Equação 5.7). Contudo, esses dois blocos são filtros quepoderão ser modelados em Verilog-AMS.

𝑉𝑚é𝑑𝑖𝑎 = 𝑉𝑚𝑎𝑥 + 𝑉𝑚𝑖𝑛

2 = 𝑉𝐷𝐶 (5.7)

O comparador com histerese terá os parâmetros de histerese como ponto chaveda modelagem, o modelo deve ser capaz de manipular os valores de histerese e tempo detransição do sinal entre os valores digitais como pontos críticos do bloco. O sistema comoum todo será apresentado em nível de transistor no Capítulo 5.

5.4 Bloco OsciladorO oscilador é responsável por gerar o clock necessário para o módulo digital do

sistema. O oscilador utilizado para a tag é um oscilador em anel, conforme a Fig. (14).

Figura 14 – Esquemático de um oscilador em anel padrão

Há duas maneiras interessantes de se modelar um oscilador em anel em Verilog-AMS. A primeira é modelar os blocos individuais do subsistema, ou seja, modelar uminversor e uma porta lógica NAND. A segunda, modelar o oscilador completo. Ao projetaros inversores, seu tempo de resposta deveria ser considerado e, com esse modelo, cascateá-lo de forma que se crie um oscilador. Entretanto, há uma equação característica paraosciladores em anel. A Eq. (5.8) representa o período de oscilação.

𝑇𝑐𝑙𝑜𝑐𝑘 = 2 𝑡𝑑 𝑁 (5.8)

Com isso é possivel obter a frequência de oscilação necessária a partir do númerode estágios 𝑁 que o clock possuirá. Onde 𝑡𝑑 representa o tempo de propagação de um

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5.5. Planejamento das Simulações Mistas 53

inversor simples. Sabendo que a frequência é o inverso do período da onda obtem-se a Eq.(5.9).

𝑓𝑐𝑙𝑜𝑐𝑘 = 12 𝑡𝑑 𝑁

(5.9)

Com essa representação, como há o delay (𝑡𝑑) em cada estágio unitário de inversor,é possivel gerar um clock que dependa do número de estágios e da porta NOT. Ou seja,não é necessário modelar em Verilog-AMS a porta inversora, podendo projetar o blococompleto e, o projetista saberá, durante as simulações, o inversor a ser utilizado e suaquantidade.

A porta NAND, é utilizada como uma chave de enable (habilitar). Quando a portaé ativada em nível lógico 1, o oscilador inicia.

5.5 Planejamento das Simulações MistasO objetivo do trabalho é desenvolver os blocos do front end analógico do tag

de RFID em Verilog-AMS, o que faz com que não seja abordado todas as etapas dametodologia Top-Down de forma rígida como: verificação Bottom-Up, verificação final eteste, focando-se no planejamento da modelagem e verificação a nível de sistema. Apesarde que os blocos serão modelados em Verilog-AMS, com o projeto em nível de transistor dodemodulador ASK, este fará parte das simulações mistas, fazendo com que seja necessáriotambém este planejamento.

Na primeira etapa da modelagem em alto nível se tem o planejamento da mo-delagem e das simulações, deve-se identificar quais blocos estão em nível de transistor eanalisar os blocos a nível de sistema. Como foi projetado o bloco do demodulador ASKem nível de circuito e se tem validado seu comportamento, seus resultados entrarão comoimportante ponto para seu projeto.

O circuito do LDO será projetado com elementos já em nível de circuito utilizandoa tecnologia TSMC 180nm, como citado anteriormente, e os seus módulos individuaisserão em Verilog-AMS, caracterizando uma simulação com componentes em alto nível eem nível elétrico.

O circuito do demodulador ASK, incialmente será completamente simulado emVerilog-AMS, alguns blocos serão substituídos para seus equivalentes em nível de transis-tor e, por fim, apresentado os resultados em nível de circuito por inteiro. Apresentando,portanto, algumas simulações mistas desse bloco.

Serão feitas 4 etapas de simulação para o demodulador, sendo a primeira os blocoscompletos em Verilog-AMS, posteriormente, será substituído os blocos de detector de en-voltória para nível de transistor e simulado, em seguida, mantem-se apenas o comparador

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54 Capítulo 5. Planejamento da Modelagem

com histerese em nível de sistema, e por fim, o circuito completo em nível de circuito ecomparado os resultados obtidos. Tendo, apenas para esse bloco, a metodologia Top-Downpor completo.

Ao fim dessa etapa, deve-se obter diversos blocos que poderão ser utilizados pos-teriormente em projetos em nível de transistor com qualquer tipo de tecnologia e aindaintegrar o sistema como um todo, que não necessariamente, deve ser parte de uma tag deRFID.

5.6 Descrição dos PinosDurante o planejamento da modelagem é importante que os pinos dos blocos sejam

previstos, isso se deve à necessidade dos projetistas de saberem os sinais de entrada e saídado bloco para que, quando o modelo em Verilog-AMS for substituido pelo modelo em nívelde circuito, os mesmos pinos sejam utilizados, de forma que apenas sejam substuidosos modelos sem que sejam criadas portas não planejadas. Sendo assim, esse tópico iráapresentar os pinos dos blocos a serem modelados e suas respectivas descrições em forma detabela. Esse formato simplifica a visualização das entradas e saídas do sistema, favorecendoo trabalhos dos projetistas de sistema e de circuito. As Tabelas (5) a (12) descrevem ospinos utilizados em cada bloco.

Pino Descriçãoavdd Alimentação positiva do circuitoagnd Alimentação Negativa do circuito (ground)in_p Entrada Positiva do Ampopin_n Entrada Negativa do Ampopvout Pino de Saída do Ampop

Tabela 5 – Descrição dos Pinos do Amplificador Operacional

Pino Descriçãoavdd Alimentação positiva do circuitoagnd Alimentação negativa do circuito (ground)vout Tensão de referência (saída)

Tabela 6 – Descrição dos Pinos do Bandgap

Pino Descriçãorf_in Sinal de RF recebido pela antenaagnd Tensão de alimentação negativa do circuito (ground)out Saída de sinal retificado do Charge Pump

Tabela 7 – Descrição dos Pinos do Charge Pump

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5.6. Descrição dos Pinos 55

Pinos Descriçãoavdd Tensão de alimentação positiva do circuitoagnd Tensão de alimentação negativa do circuito (ground)key Sinal que abre ou fecha a chave

v_in Terminal de entrada da chavev_out Terminal de saída da chave

Tabela 8 – Descrição dos Pinos da Chave

Pinos Descriçãoavdd Tensão de alimentação positiva do circuitoagnd Tensão de alimentação negativa do circuito (ground)ibias Fonte de corrente externa para o circuito

vin_p Entrada positiva do comparadorvin_n Entrada negativa do comparadorvout Saída do comparador

Tabela 9 – Descrição dos Pinos do Comparador

Pinos Descriçãorf_in Sinal de RF recebido pela antenaavdd Tensão de alimentação positiva do circuitoagnd Tensão de alimentação negativa do circuito (ground)out Saida do detector de envoltória

Tabela 10 – Descrição dos Pinos do Detector de Envoltória

Pinos Descriçãorf_in Sinal de RF recebido pelo detector de envoltóriaavdd Tensão de alimentação positiva do circuitoagnd Tensão de alimentação negativa do circuito (ground)out Saida do filtro de média

Tabela 11 – Descrição dos Pinos do Filtro de Média

Pinos Descriçãoavdd Tensão de alimentação positiva do circuitoagnd Tensão de alimentação negativa do circuito (ground)

enable Sinal que habilita o osciladorsaida Saida do oscilador com o clock

Tabela 12 – Descrição dos Pinos do Oscilador

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6 Projeto e Modelagem do Sistema

Neste capítulo será apresentado a modelagem em Verilog-AMS dos circuitos pro-postos e o projeto do demodulador ASK em nível de transistor, assim como seus resultadosobtidos.

O sistema é um front-end analógico de uma tag passiva de RFID baseada naISO/IEC 14443 (ATMEL, 2005). O sinal de entrada do sistema é uma onda ASK comfrequência de 13,56 MHz e o sinal refletido pelo modulador é um ASK com subportadorade frequência 847,5 kHz modulada em BPSK. Devido à tecnologia utilizada (TSMC 180nm), a tensão de alimentação dos blocos de RF é 1,8 V. São consumidos 5𝜇A de correntepelo bloco demodulador com uma potência total de 9𝜇W. O oscilador deve gerar um clockpara a parte digital entre 1 MHz e 2,2 MHz.

6.1 Amplificador Operacional

Para modelar o amplificador operacional, é importante destacar sua saturação eganho. Para o ganho em malha aberta do amplificador, o parâmetro foi definido em dB −caso mais usual para definir ganhos de amplificadores − esse ganho é transformado paraescala absoluta como descrito na Eq. (6.1).

𝐺𝑎𝑛ℎ𝑜 = 10𝐺𝑎𝑛ℎ𝑜[𝑑𝐵]

20 (6.1)

Desta forma, a saída do amplificador operacional é o ganho absoluto multiplicadopela diferença entre suas entradas. E pode ser observado no código, logo na declaração dasvariáveis de projeto, conforme linha 13, onde é uma variável parameter real, que apesarde possuir um valor de projeto de 60dB como default, pode ser alterado no ambiente desimulação. Quando declarado a variável interna de ganho absoluto, é realizado a conversãode medidas, como mostra a linha 17. O trecho do código em que isso acontece é apresentadoa seguir:

13. parameter real gain = 60;

14. parameter real pot = 5e-6;

15.

16. //variaveis locais

17. real abs_gain = pow(10, gain/20);

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58 Capítulo 6. Projeto e Modelagem do Sistema

Dado sua saída, caso seja maior que as tensões de alimentação, o mesmo devesaturar e, para isso, foi utilizado como ferramenta, a função tangente hiperbólica. Essafunção tem um comportamento em que f(x) possui domínio entre -1 e +1, o que podeser manipulado a fim de arbitrar esse domínio, ou seja, se multiplica-se a função tanh(x)por uma constante A, seu domínio estará entre -A e A. Entretanto, isso garante que afunção sature simetricamente, o que não é interessante para o amplificador ja que deseja-sesaturações diferentes para níveis de alimentação, que nem sempre serão simétricas. Paraisso, é possivel manipular a tangente hiperbólica de tal forma que haja uma região de 0a 1 no domínio negativo e positivo. Ou seja, ao invés de uma única função em -1 e +1, oque se obtém é uma função em -1 e 0 e outra em 0 e +1 (Figura 15). Assim, ao somar asduas tangentes, satura-se em dois níveis distintos de alimentação.

Figura 15 – Tangente Hiperbólica Deslocada em +1

A ideia dessa manipulação é simular uma função degrau em que pode-se eliminara parte positiva ou a negativa, obtê-las separadamente e depois soma-las, de forma que sealtere apenas a saturação, ja que o Verilog-AMS não possui uma função degrau em sualinguagem matemática. Essa função simulando uma degrau pode ser observada conformeFig. (16), multiplicando-a pela tanh(x). Porém, há uma pequena região em que a funçãoainda admite valores na região negativa, o que pode ser contornado multiplicando-a poruma valor alto, tornando uma transição mais abrupta (Figura 16), o valor utilizado foide 10 e pode-se observar uma maior estabilidade em 0.

Com essas manipulações de multiplicar uma tangente simulando uma degrau,pode-se somar as regiões de deslocamento da função positivas e negativas, conforme Eq.(6.2). O resultado aparenta ter apenas uma região positiva mas, note que, uma das ali-mentações será idealmente nula ou negativa, fazendo com que ela seja jogada para baixodo eixo 𝑦 = 0. E ainda, se for inserida uma alimentação positiva, se manterá no eixo

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6.1. Amplificador Operacional 59

Figura 16 – Tangente Hiperbólica Multiplicada pela sua Componente Deslocada em +1

positivo, assim como pode ser visto na Fig. (17), com uma alimetaçao de +1,8V e -1,3V.

𝑓(𝑥) = 𝑉+ tanh(𝑥) tanh(10𝑥 + 1)2 + 𝑉− tanh(𝑥) tanh(10𝑥 − 1)

2 (6.2)

Como dito anteriormente, foi necessário multiplicar a função por uma constantepara que fossem eliminados componentes na região próxima à 𝑓(𝑥) = 0, Quando na alimen-tação negativa for colocado uma tensão maior que 0, essa componente volta a aparecer,conforme visto pelo gráfico da função na Fig. (17). Supõe-se que nessa alimentação sejainserido valores negativos ou o terra. Sendo assim, uma importante observação para essemodelo, já que antes de saturar na região inferior, caso haja uma tensão maior que zero,haverá um pequena região que não saturará quando devia. Então o modelo em Verilog-AMS possui a função descrita acima (Equação 6.2) para saturar seu sinal de saída.

O processo analógico do amplificador operacional é muito importante para o mo-delo, tendo em vista que é nesse processo em que essa equação de saturação é inserida,conforme o trecho do código em Verilog-AMS a seguir:

23. analog begin

24.

25. aux_out = abs_gain*(V(in_p)-V(in_n));

26.

27. //parte positiva

28.

29. aux_pos = V(avdd)*tanh(aux_out/V(avdd))*(tanh(10*aux_out/V(avdd))+1)/2;

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60 Capítulo 6. Projeto e Modelagem do Sistema

Figura 17 – Função Utilizada para Saturação do Amplificador com Exemplo

30.

31. //parte negativa

32.

33. aux_neg = V(agnd)*tanh(aux_out/V(avdd))*(tanh(10*aux_out/V(avdd))-1)/2;

34.

35. V(vout) <+ aux_pos+aux_neg;

36. I(avdd, agnd) <+ pot;

37.

38. end

A descrição foi dividida em duas partes, uma positiva e outra negativa, com umavariável auxiliar interna ao projeto, chamada aux_pos para a parte positiva, e aux_negpara a parte negativa, ambas de parâmetro real, fazendo com que receba um valor, então,com o cálculo realizado, ambas são somadas e convertidas em tensão para o pino de saídavout, conforme linha 35. A manipulação das tangentes hiperbólicas podem ser observadasnas linhas 29 e 33. E ainda, na linha 36 é calculada a potência consumida pelo sistema −corrente entre avdd e agnd.

Os resultados obtidos pelo modelo podem ser observados a seguir, onde, paraavaliar o ganho, foi simulado um amplificador operacional com realimentação negativacom resistores ajustados de tal forma que, um ganho de -2 V/V fosse obtido, e um sinalde entrada aplicado suficiente para que não sature para uma alimentação de 0V a 1.6.Conforme observado na Fig. (18). O sinal obtido foi a entrada, invertida, com as tensões

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6.1. Amplificador Operacional 61

de vale e pico com o dobro do valor. Em -300mV a saida obtida foi 599mV e para -699mV,1,39V, caracterizando o ganho de -2 V/V.

Figura 18 – Transiente do Modelo do Amplificador Operacional para uma Realimentaçãode Ganho -2 V/V

Para simular a saturação do sinal, foi inserido um sinal de entrada mais alto que,com o mesmo ganho, ultrapassasse os níveis de alimentação. Conforme a Fig. (19) ofoi inserido uma alimentação positiva de 1,6V e 4 casos de alimentação negativa, -0,2V;0V; 0,1V e 0,2V. Conforme previsto, o sinal satura para valores negativos e nulo, porémquando alimentado com uma tensão positiva, o sinal não satura imediatamente, que seriaa influência da manipulação das tangentes hiperbólicas para o problema. Entretanto, omodelo foi projetado para alimentações usuais de valores negativos ou terra. Tornandoum bom modelo de amplificador operacional para alimentações não simétricas.

O amplificador foi modelado de duas formas, um para excursão ideal, chamadarail to rail (que é possivel se projetar a nível de circuito, onde não considera-se quedasdos transistores saturando o sinal antes da alimentação, e outro no qual há um parâmetropara prever esse caso (simulado acima, observado nas Fig. (18) e (19)). Para isso, altera-seas linhas 29 e 33 substituindo V(avdd) e V(agnd) para um 𝑉 𝑡+ e 𝑉 𝑡− (tensão de limiarpositivo e negativo, respectivamente), ou os subtrai para um valor de queda de tensão,realizando assim, o modelo que considera essa particularidade.

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62 Capítulo 6. Projeto e Modelagem do Sistema

Figura 19 – Comparativo entre Simulações Transiente para Diferentes Tensões de Satu-ração

6.2 Charge PumpO modelo do Charge Pump deve ser capaz de subir a tensão de RF que será

recebido pela antena, e, para isso, é utilizado sua equação característica, e o importantenesse caso, é desenvolver um algortimo que seja capaz de encontrar a tensão de pico dosinal recebido para que seja inserido na equação. Isso é realizado no processo analógicodo modelo, conforme trecho do código a seguir:

27. analog begin

28.

29. @(initial_step) vpeak = 0;

30.

31. if (V(rf_in) > vpeak) vpeak = V(rf_in);

32. if (V(rf_in) < 0.05) vpeak = 0;

33.

34. V(out) <+ ((rect_mod)*V(rf_in))+((2*stages*(transition(vpeak, 0, tt, tf)-vd)));

35.

36. end

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6.3. Bandgap 63

Nas linhas 31 e 32 é avaliado qual a tensão de pico do sinal recebido, como passoinicial, 𝑣𝑝𝑒𝑎𝑘 (variável local para armazenar o valor da tensão de pico) recebe zero (linha29), e assim, compara-se o sinal de entrada com vpeak, caso seja maior, 𝑣𝑝𝑒𝑎𝑘 recebea tensão RF de entrada. Em seguida, faz-se outra comparação, caso seja menor que umlimiar próximo a zero, 𝑣𝑝𝑒𝑎𝑘 é zerado, para que sempre avalie a tensão de pico. (valorarbitrário definido, já que se tem um prévio conhecimento do sinal que será recebido).

Com 𝑣𝑝𝑒𝑎𝑘 avaliado, é inserido na equação característica do Charge Pump, comona linha 34, nesse caso, 𝑣𝑝𝑒𝑎𝑘 é inserido na função transition para simular uma descargado sistema proveniente da tensão de entrada indo para zero. Essa função transition fazcom que, quando houver uma transição da variável para outro valor, ela não transitaráabruptamente, haverá um tempo para a realização dessa transição, determinados por tt(variável utilizada para o tempo de subida), e tf (variável utilizada para o tempo dedescida). De valores diferentes, é capaz de subir mais rápido que descarregar, porém,parâmetros que podem ser alterados no ambiente. Por fim, rect_mod significa um termopara que haja atenuação do sinal arbitrária, decidida ao simular, como padrão é definidacomo zero, prevendo um retificador ideal.

Os resultados de simulação obtidos pelo Charge Pump são observados na Fig. (20).Onde é possivel observar a tentativa do circuito de eventualmente descarregar, principal-mente quando a tensão de entrada vai à zero.

Figura 20 – Transiente do Charge Pump

6.3 BandgapO bandgap é um circuito que depende da temperatura, para isso, a linguagem

Verilog-AMS possui funções na qual é possivel extrair parâmetros de temperatura do

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64 Capítulo 6. Projeto e Modelagem do Sistema

circuito que estão sendo utilizadas no simulador. O modelo se baseia, basicamente, naequação característica do circuito, e na potência que o mesmo consome da fonte. O trechodo processo analógico é apresentado a seguir:

20. analog begin

21. V(vout) <+ (Vbe-(2e-3*($temperature-273.15))) + $vt*ln(n)*(1+(R1/R2));

22.

23. I(avdd, agnd) <+ pot;

24.

25. end

A linha 21 do código apresenta a equação característica. Inicialmente, conside-ranto que Vbe tenha uma queda de tensão de 2mV por oC, então tem-se que (Vbe-(2e-3*($temperature-273.15))). Vbe nesse caso está em função de $temperature, este recebe atemperatura do ambiente de simulação em Kelvin, portanto, é transformada para escalaCelsius. E, como há a tensão térmica na equação do bandgap, ela é inserida pelo termo$vt, esse termo é uma característica da linguagem Verilog-AMS que calcula a tensão tér-mica a partir da temperatura do sistema simulado. Assim, foi possível gerar um modelono qual dependa da temperatura e por fim, na linha 24 é inserido a corrente consumidapelo bloco.

Como o simulador não permite simulação DC para curvas de temperatura, a funçãofoi plotada matematicamente e o resultado é observado na Fig. (21).

Figura 21 – Gráfico da resposta matemática da função do bandgap

Apesar de analiticamente o resultado obtido não se comportar como uma parábolacaracterística de circuitos como esse, no simulador, obteve uma resposta bem regular,

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6.4. Regulador de Tensão (LDO) 65

constante e próximo à 1,22V numa longa faixa de temperaturas. (valor arbitrário, ajustadopara se adequar a um projeto real desenvolvido por (PINTO et al., 2014)). Sendo assim,esse resultado pode ser melhorado ajustando melhor a variação da tensão Vbe.

6.4 Regulador de Tensão (LDO)

O regulador de tensão é um bloco que utiliza os blocos citados anteriormente, oamplificador operacional, charge pump e bandgap modelados em Verilog-AMS são utili-zados para simular o comportamento desse grande bloco. Como dito no planejamento,esse circuito não será completamente simulado em Verilog-AMS, isso se da pois não éinteressante modelar o elemento de passagem e os resistores. Sendo assim, pode-se di-zer que, apesar de não ter substituido nenhum bloco em alto nível por circuitos, é feitauma simulação mista. O esquemático se dá com os blocos funcionando em Verilog-AMSjuntamente com componentes da tecnologia TSMC 180nm.

Os blocos utilizados para o amplificador operacional, charge pump e bandgap es-tão em Verilog-AMS, representados por blocos apenas, ou seja, não circuitos elétricosrepresentados por eles, apenas modelos. E, a regulação de tensão feita pelos resitores,elemento de passagem (implementado por um N-MOS) e os capacitores como dispositivoseletrônicos da tecnologia.

Sendo assim, com esse circuito é realizado a simulação transiente para a obtençãodos resultados apresentados na Fig. (22). Onde observa-se os resultado do Charge Pump,dado um sinal ASK de entrada, com o sinal de tensão do bandgap para temperaturaambiente de 27oC e a saída do LDO.

Figura 22 – Transiente do Circuito do Regulador de Tensão (LDO)

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66 Capítulo 6. Projeto e Modelagem do Sistema

E como o objetivo do LDO é fornecer uma tensão estável na região desejada (1,8V),o sinal de saída esperado deve ser algo que retire as irregularidades que o Charge Pump vema apresentar. Conforme Fig. (23), é possivel ver que, ao comparar o sinal vindo do chargepump com a saída do LDO, há pouca variação do sinal, se mantendo bem regular aos1,79V. Ainda, quando o sinal recebido é atenuado demais, o LDO não segura o bastante,já que ele tenta manter variações não muito grandes, mas mesmo assim, a mantém estávelquando há uma grande variação, de quase 0,2V. É um resultado importante para o sistema,que precisa de uma alimentação regular.

Figura 23 – Comparativo entre os Níveis de Tensão na Saída do Charge Pump e LDO

6.5 Comparador

O comparador projetado deve possuir histerese para evitar que pequenas variações(ripple) ou ruídos próximos ao outro sinal sejam desconsiderados, na Fig. (25) é possívelver o comportamento dos comparadores, o primeiro, sem histerese, possui uma saída bemruidosa próximo à tensão de limiar (Comparator threshold) que prejudicaria o funciona-mento de blocos dependentes à esse, e o segundo com a histerese, as tensões trip (VTRP)positivas e negativas garantem uma faixa para que haja a transição proporcionando umasaída estável ao sistema. Como os sinais de entrada ao comparador no módulo demodu-lador ASK são naturalmente ruidosas, o uso de histerese é essencial para se obter seucomportamento digital.

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6.5. Comparador 67

(a) (b)

Figura 24 – Resposta de um comparador a uma entrada ruidosa (a) Comparador semhisterese (b) Comparador com histerese (ALLEN; HOLBERG, 2002)

Além de considerar a histerese, que é um ponto fundamental para o projeto docircuito e funcionamento de diversos sistemas, o comparador é capaz de realizar umatransição entre níveis lógicos mais suaves, ou seja, não instantaneamente, essas transiçõessuaves são importante para o caso do sinal fazer parte de um outro sistema.

Para realizar a histerese, considere o seguinte trecho do código:

28. logic saida;

29. reg saida;

30.

31. //processo continuo

32. always @(above(V(vin_p, vin_n) - thrhi))

33. saida = 1;

34.

35. always @(above(thrlo - V(vin_p, vin_n)))

36. saida = 0;

A função above faz parte da chamada travessia de limiar (Threshold Crossing).Existem duas funções que monitoram esse cruzamento, o cross e o above. A função aboveé bem parecida com a função cross, exceto que enquanto cross apenas produz eventosem uma análise temporal, above irá disparar em análise DC (seja DC operating point ouanálise DC). Sendo assim, a função cross é usada para gerar um evento analógico quandoo resultado de uma expressão passe pelo zero em uma direção particular, que pode serdefinida nos argumentos da função, já a função above, não especifica uma direção, o queacontece é que ela gera um evento quando o argumento passa a ser positivo.

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68 Capítulo 6. Projeto e Modelagem do Sistema

De forma geral, ela gera um evento quando: O argumento transiciona do negativopara o positivo durante uma análise DC (DC sweep, caso utilizado comumente para avaliarhisterese) ou em análise temporal (transiente, etc.). Ou durante uma análise de ponto deoperação DC.

Sendo assim, partindo do código, quando a tensão transicionar o limiar, definidopelos thrlo e thrhi, será gerado um evento, esse evento gerará uma saída digital em nívellógico 1 ou zero (já que a variável que está sendo trabalhada nesse processo é de naturezalogic, indicando um sinal digital), o primeiro caso quando a tensão ultrapassar thrhiou no segundo quando ultrapassar thrlo. Como na função o valor de thrlo é subtraidode V(p,n), ele só gera o evento quando a tensão diminuir ao ponto de passar, de formadecrescente, esse limiar, que será o caso de quando essa subtração possuir valor positivo.

Contudo, é necessário que, para que o circuito faça parte de um sistema, essa lógicadigital possua um comportamento com níveis analógicos. Sendo assim, considere o trechodo código referente ao processo analógico a seguir:

39. analog begin

40. @(posedge saida) aux_out = 1;

41. @(negedge saida) aux_out = 0;

42. V(vout) <+ V(avdd)*transition(aux_out, td, tt, tf);

43. I(avdd, agnd) <+ pot;

44. end

Nas linhas 40 e 41 indicam que, quando houver uma transição, positiva e negativa,respectivamente, uma variável do tipo real receberá um valor para representar aquelatransição. Com essa variável, é mutiplicado ao valor de tensão de alimentação avdd eagregando ao valor de tensão de saída. Porém essa variável é transicionada a partir dafunção transition de forma que suavize o sinal de saída.

Com um sinal triangular de teste (vin), comparado a uma tensão de 1V, é feito asimulação desse modelo, e os resultados obtidos podem ser observados na Fig. (25). Mesmocomparado a um sinal de 1V, a transição não ocorre exatamente em 1V, o mesmo ocorrequando o sinal diminui. E, por fim, a transição nao ocorre instantaneamente, levando0,02𝜇s.

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6.6. Detector de Envoltória e Filtro de Média 69

Figura 25 – Transiente do Comparador com Histerese

6.6 Detector de Envoltória e Filtro de MédiaOs modelos do detector de envoltória e filtra de média são projetados baseado em

suas características de filtro. Como os dois são um filtro passa baixa de um circuito RC,isso é modelado com a diferença de que, para o detector de envoltória, há um estágio deum retificador antes do filtro e valores de resistência e capacitância diferentes, que podemser alterados dado os parâmetros de simulação.

Sabendo disso, considere o código referente ao processo analógico do circuito dodetector de envoltória:

23. analog begin

24.

25. //retificador

26. if(V(rf_in) > vlim)

27. vout = multiplier*V(rf_in);

28. else

29. vout = vlim;

30.

31. //filtro

32. I(out) <+ -vout/res;

33. I(out) <+ cap*ddt(V(out));

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70 Capítulo 6. Projeto e Modelagem do Sistema

34. I(out) <+ V(out)/res;

35.

36. I(avdd, agnd) <+ pot;

37.

38. end

O retificador de onda está descrito nas linhas 26 a 29, note que, ele compara o sinalde entrada com um limiar vlim, se for maior, a saída vout (variável temporária interna aoprojeto do tipo real) recebe a entrada multiplicada por uma constante (caso esse circuitopasse por um retificador com um multiplicador de tensão), caso contrário, recebe apenaso limiar. Sendo vlim = 0. Esse trecho irá fornecer apenas a parte positiva da onda.

Em seguida, nas linhas 32 a 34, é realizado o filtro. Esse filtro é feito simplesmentea partir do nó de saída do circuito no qual haverá o filtro RC, ou seja, inicialmente recebea corrente de saída em função da entrada, e consequentemente, as correntes do capacitore do resistor que estão filtrando o sinal. Simulando um filtro analógico, porém descritoem linguagem de hardware.

O filtro média nao possui a necessidade de retificar o sinal, apenas realizar umfiltro na frequência do sinal. Sendo assim, é retirado o trecho de retificador do código doDetector de Envoltória e deixado apenas o trecho do filtro, conforme o trecho a seguir:

22. analog begin

23.

24. //filtro

25.

26. I(out) <+ -V(rf_in)/res;

27. I(out) <+ cap*ddt(V(out));

28. I(out) <+ V(out)/res;

29.

30. I(avdd, agnd) <+ pot;

31.

32. end

Como a entrada do circuito do filtro de média é a saída do detector de envoltória, osdois são simulados e obtidos os resultados conforme Fig. (26), onde há o sinal de entrada,em seguida o sinal retificado e o resultado pelo filtro de média.

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6.7. Modulador 71

Figura 26 – Transiente dos Modelos de Detector de Envoltória e Filtro de Média

6.7 ModuladorComo dito no planejamento da modelagem, o bloco responsável por realizar a mo-

dulação do sinal é uma chave que capaz de abrir ou fechar o circuito em uma determinadaregião. Para isso, o modelo é capaz de se tornar um resistor para determinados sinais decontrole. Sendo assim, considere o seguinte trecho do código:

18. analog begin

19. @(cross(V(key)-v_th, 0));

20. if (V(key) > v_th)

21. V(v_out,v_in) <+ Ron*I(v_out,v_in);

22. else

23. V(v_out,v_in) <+ Roff*I(v_out,v_in);

24. end

Como dito anteriormente a função cross quando cruzar a tensão v_th dipararáum evento analógico, com isso, irá avaliar a direção na qual foi cruzado, caso, a tensãode controle da chave seja maior após o cruzamento, o circuito se tornará um resistor deresistência Ron (Resistência quando fechado − ligado − de valor bem baixo, que pode seralterado nas simulações), caso contrário, Roff, com resistência bem alta, a fim de simularum circuito aberto.

Utilizando o esquemático utilizado para antenas, com a chave alterando a sintoniada frequência de ressonância do circuito externo, é obtido os resultados da Fig. (27).

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72 Capítulo 6. Projeto e Modelagem do Sistema

Figura 27 – Transiente do Sinal Modulado

Com um clock de 847,5 kHz para simular a subportadora digital controlando achave, é possivel observar a amplitude da onda resultando modulada em ASK pela sub-portadora digital em BPSK. Com a amplitude em sintonia com 13,56 MHz, foi obtido511,85 mV de pico enquanto que, descasando o circuito ressonante, foi obtido 413,64 mVde pico. Com esses resultados o índice de modulação obtido foi de 10,61%, conforme ISO14443.

6.8 OsciladorO modelo do oscilador foi planejado para se comportar com características de um

oscilador em anel, sendo assim, é possivel utilizar sua equação característica para definiro período do clock que será gerado. Considere o trecho a seguir:

3. ‘timescale 1ns/1ps

42. always begin

43. #((2*(1e9)*stages*inv_delay)/2)

44. vout = ~vout;

45. end

55. @(posedge vout) aux_out = 1;

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6.8. Oscilador 73

56. @(negedge vout) aux_out = 0;

Na linha 43 do código o operador # indica que o código deve esperar por aqueledeterminado tempo para prossseguir com a execução do código. Por estar inserido emum trecho de processo contínuo (indicado por always), esse trecho irá se repetir sempreque houver aquela espera, esse tempo é definido de acordo com a expressão do osciladorem anel em que as características do seu circuito determinarão esse valor. Ainda, por setratar de processo digital, é declarado o timescale na linha 3, o que pede um ajuste dodelay à escala, sendo a expressão multiplicada pelo valor de 1e9 (109, para compensar aescala em nanosegundos). Logo, dado o cada meio período, uma variável interna vout éinvertida.

Analogamente ao processo do comparador, utilizando as funções de identificaçãode borda de subida ou descida como nas linhas 55 e 56. é feito o processo de transitionpara suavizar o tempo de transição enquanto o mesmo é enviado à tensão de saída comonível analógico.

Ainda, como foi planejado, o circuito há um enable junto à uma porta NANDpara iniciar o oscilador ou desligá-lo. Similarmente ao comparador é utilizado um processocontínuo, conforme trecho do código a seguir:

47. always @(above(V(enable) - 1))

48. hab = 1;

49.

50. always @(above(1 - V(enable)))

51. hab = 0;

58. V(saida) <+ hab*atenu*V(avdd)*transition(aux_out, td, tt, tf);

Quando houver a transição entre um valor de limiar (linhas 47 a 51), arbritrárioa 1 para ativá-lo, o sinal é multiplicado por 0 (desliga o oscilador) ou por 1 (mantém osinal na porta de saída), conforme linha 58, que possui um parâmetro de atenuação, sendopossivel decidir um percentual do valor máximo do sinal para a tensão de alimentação.

Para um oscilador arbitrário de 1kHz, manipulando os valores de número de es-tágio, atraso do inversor, o resultado obtido pelo modelo é observado na Fig. (28). E atransição na Fig. (29).

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74 Capítulo 6. Projeto e Modelagem do Sistema

Figura 28 – Transiente do Oscilador

Figura 29 – Tempos de Subida e Descida do Oscilador

6.9 Demodulador ASK em Verilog-AMS

Nessa etapa de projeto, os blocos projetados são conectados de forma a formar odemodulador ASK. Os blocos do Regulador de Tensão, comparador, e filtros compoemo sistema do demodulador. Onde, o regulador de tensão é utilizado como a tensão dealimentação do circuito, e a envoltória do sinal é comparada com a média do mesmo pelocomparador com histerese. A Fig. (30) apresenta os resultado do demodulador ASK em

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6.10. Demodulador ASK em Nível de Circuito 75

Verilog-AMS, juntamente com as respostas dos blocos individuais em conjunto.

Pode-se observar que, onde há o sinal senoidal do sinal de entrada modulada emASK, o sinal de saída apresenta nível lógico 1 e quando em zero, nível lógico 0. Note que,o sinal de saída possui o nível lógico referente ao sinal do LDO, tendo em vista que omesmo alimenta o circuito para seu funcionamento.

Figura 30 – Transiente do Sistema completo do Demodulador ASK em Verilog-AMS

6.10 Demodulador ASK em Nível de CircuitoDevido à oportunidade de um tape-out, como não houve tempo hábil para aplicar

a metodologia Top-Down, foi definido que esse bloco em específico seria projetado emnível de transistor para fabricação. Esse capítulo apresentará o projeto do demoduladorASK e seus resultados que serão utilizados para a modelagem do bloco em Verilog-AMS.

Como dito anteriormente, a função do demodulador é transformar esse sinal ASKem um sinal digital. Então, onde há a função senoidal deve-se obter um sinal em nívelalto e quando o sinal é nulo e constante, recebe-se um sinal digital em nível baixo. Pararealizar esta função é feita a detecção da envoltória do sinal. Em seguida, utilizando umfiltro de média, estes dois sinais (envoltória e média) são comparados, obtendo-se comoresultado os níveis lógicos 1 ou 0.

O sinal RF passa por um detetor de envoltória, é elevado seu nível DC em umdobrador de tensão com capacitores e diodos como na Fig. (31). Nessa topologia sãoutilizados os diodos de barreira schottky, pois devido à sua baixa tensão de conduçãodireta e sua capacidade de chaveamento em altas frequências, são ideais para a utilizaçãoem detectores de RF. Sua barreira de potencial está entre 0,2 V e 0,3 V, enquanto que

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76 Capítulo 6. Projeto e Modelagem do Sistema

os diodos tradicionais de silício possuem algo em torno de 0,6 V e 0,7 V. Isso faz comque tenham praticamente a mesma tensão que um diodo de germânio. Além disso, elespossuem um tempo de recuperação rápido devido a seu baixo armazenamento de carga,possibilitando sua utilização em aplicações com alta frequência de chaveamento.

A tecnologia utilizada permite o uso de capacitores de até 1,79 pF. Isso justificao fato de se utilizar capacitores em paralelo, necessários para obter uma capacitânciasuficiente para o armazenamento de energia para o multiplicador.

Figura 31 – Esquemático do Detector de Envoltória do Sinal RF de Entrada

Então, como observado no esquemático da Fig. (31), é feito uma elevação da tensãode entrada, realizado pela parte do circuito que antecede o diodo D4 por meio de ummultiplicador de tensão Dickson, para se obter 600mV após a detecção de envoltória. Emseguida, com o nível de tensão elevado. é feita a detecção de envoltória com diodo e umfiltro, pouco abaixo da frequência da onda (13,56 MHz), com um resistor e capacitor emparalelo. O valor do resistor é ajustado a fim de se reduzir o uso de capacitores.

Essa elevação de tensão se dá pelo motivo de que o sinal recebido pela antena ébaixo e é importante que se consiga no comparador uma tensão suficiente para polarizar ostransistores para seu funcionamento. Além disso, há uma queda de tensão proveniente dodiodo utilizado para a detecção de envoltória. Ainda assim, esse nível não pode ultrapassaro valor de 2 V, porque, devido à tecnologia 180 nm, se a tensão é maior que esse limite

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6.10. Demodulador ASK em Nível de Circuito 77

o circuito será danificado nos blocos que possuem transistores MOSFET (Metal OxideSemiconductor Field Effect Transistor), compromentendo o chip.

Para a média, é utilizado o mesmo princípio, porém, ao invés de se utilizar umresistor de grandes dimensões, é utilizado um MOSFET com canal tipo p (PMOS) como gate aterrado a fim de se ter a resistência entre fonte e dreno em função das dimensõesde largura e comprimento do canal. Inicialmente, o resistor foi projetado com 318kΩ, queocuparia uma grande área de circuito, por esse motivo, foi substituído pelo MOSFET eajustado o capacitor para se obter a média. A configuração pode ser vista na Fig. (32).

Pela simulação da saída do demodulador em função da temperatura, o circuitopode operar na faixa de -15oC a 95oC sem que seu comportamento sofra alterações.

Figura 32 – Esquemático do Filtro de Média do Sinal Retificado

O sinal obtido pelo circuito simulado pelo Virtuoso CADENCE é observado naFig. (33), onde, respectivamente, obtém-se o sinal de entrada, sinal retificado, média dosinal e saída do sinal pelo comparador.

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78 Capítulo 6. Projeto e Modelagem do Sistema

Figura 33 – Resultados Obtidos pelo Circuito (PINTO et al., 2014)

6.11 Simulações Mistas

As simulações mistas foram conduzidas utilizando o bloco Demodulador ASK,isso se deve ao fato de que o mesmo foi tanto projetado em Verilog-AMS e em nível detransistor. Contudo, foi definido duas simulações mistas para comparar os resultado com oprojeto final. Além disso, como dito anteriormente, o bloco LDO possui em sua estrutura,elementos em Verilog-AMS e em dispositivos elétricos.

O foco neste capítulo é conduzir como as etapas das simulações mistas são desesn-volvidas até que se obtenha o circuito final, tendo uma visão de como os resultados vãosendo obtido com o decorrer do projeto.

Inicialmente, suponha o circuito completo em Verilog-AMS, projetado e observadoseus resultados, conforme o Capítulo 6.9. Em seguida, é substituido o modelo em Verilog-AMS do detector de envoltória e simulado seu comportamento com apenas o filtro demédia e o comparador em Verilog-AMS. Ao simular, sua resposta transiente é obtidaconforme Fig. (34).

É observado que, sua resposta se mantém como ao sistema em Verilog-AMS, osinal que houve alteração, apesar de pouca, foi o detector de envoltória, mas ainda, ocircuito se comporta como planejado.

Subsequentemente, é projetado o filtro de média com um transistor e um capacitorpara exercer a função de filtro passa baixas para frequência do sinal. Nessa etapa, apenaso comparador esta modelado em Verilog-AMS. Ressaltando que, o comparador obteve osresultados esperados utilizando uma histerese de 0,3V, o que antecipa o projeto do circuito,sabendo quanto de histerese o comparador deve possuir, ja que metade do circuito já está

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6.11. Simulações Mistas 79

Figura 34 – Simulação Mista do Demodulador ASK Utilizando um Comparador com His-terese e o Filtro de Média em Verilog-AMS

projetado eletricamente. O resultado obtido é observado na Fig. (35).

Figura 35 – Simulação Mista do Demodulador ASK Utilizando um Comparador com His-terese em Verilog-AMS

Nessa simulação, observa-se que o circuito tem todo o comportamento similar aoprojeto em nível de circuito, inclusive ao comparador, mas sabe-se que o mesmo ainda nãofoi projetado. Por fim, projeta-se o circuito completo em nível de transistor. E o resultadoobtido, como observado no capítulo anterior, possui a resposta transiente do sistemacompleto, muito similar ao projeto em Verilog-AMS e suas etapas de simulação mista,podendo então observar a importancia dessa metodologia, em que, há o planejamento dosblocos e rapidamente sabe-se o que deve ser esperado do circuito elétrico. Aos poucos

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80 Capítulo 6. Projeto e Modelagem do Sistema

pode ser desenvolvido blocos do sistema e mesmo assim continuar com suas simulaçõesaté a etapa de teste final.

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81

7 Conclusão

A modelagem de um front-end analógico de uma tag de RFID passiva de 13,56MHzem linguagem Verilog-AMS foi realizada nesse trabalho. Foram apresentados os padrões eaplicações do RFID. Foi abordada a metodologia Top-Down onde a linguagem propostaé aplicada. Baseados na estutura do tag de RFID, foi proposto a modelagem dos blocosRetificador, demodulador, modulador e oscilador. Foi projetado um demodulador ASKem nível de transistor utilizando a tecnologia TSMC 180 nm que foi enviada para fabri-cação. Essa oportunidade de tape-out proporcionou um projeto completo do sistema dodemodulador ASK, que foi, desde as especificações do bloco, extração de característicaspara o seu modelo, o projeto em Verilog-AMS, o projeto elétrico, a produção do Layoutdo seu circuito para fabricação e ainda, em paralelo, as tarefas foram executadas de talforma que simulações mistas foram realizadas.

Para o bloco do Retificador, foi obtido um amplificador operacional com saturaçãonão-simétrica, dependente da tensão de alimentação, o modelo do charge pump obteveresultados com descarga do sinal que podem ser arbitradas pelo projetista e o bandgapuma função dependente da temperatura, seus modelos são capazes de prever a correnteconsumida entre fonte de terra. Para o oscilador, o modelo pode se adaptar à frequênciadesejada de acordo com as características de um oscilador em nível de transistor. Para obloco do modulador, foi simulado utilizando um circuito externo conforme especificaçõesda antena, obtendo os resultados previstor na ISO 14443 com índice de modulação de10,61%. Para o bloco do demodulador, o modelo completo em Verilog-AMS foi simulado,conforme o projeto em nível de transistor, ambos tiveram as mesmas respostas, chegandoao resultado esperado, previsto pela metodologia. Ainda, tendo os dois projetos comresultados obtidos conforme o planejado, simulações mistas foram feitas em paralelo epara cada etapa de simulação mista feita, os resultados se manteram conforme previsto.

Sendo assim, a metodologia Top-Down favorece projetos com alta complexidade,esse projeto demonstrou que, conforme se tem o comportamento do sistema conhecido, osresultados que se esperam ao longo do projeto em nível de circuito já estão consolidados,e ainda, durante as simulações mistas, erros são evitados, sendo previstos antes de geraros circuitos, com o auxílio da linguagem Verilog-AMS, os blocos são rapidamente desen-volvidos com seus comportamentos em função de entradas e saídas, que são de grandeimportância ainda durante o planejamento.

Portanto, o desenvolvimento de um projeto pela metodologia Top-Down, permiteque o produto final tenha melhor qualidade possível dentro de suas especificações comum bom entendimento dos projetistas. Logo, a linguagem Verilog-AMS, proporcionou

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82 Capítulo 7. Conclusão

para o projeto seu completo comportamento que condiz com projeto elétrico. Por fim,como no trabalho foi projetado os blocos individuais do sistema, os modelos poderão serfacilmente aplicados à outros projetos de circuitos integrados para a universidade quevenham a utilizar tais sistemas, que, não necessáriamente, sejam um projeto de uma tagde RFID.

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83

Referências

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84 Referências

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Apêndices

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87

APÊNDICE A – Código do AmplificadorOperacional

1. ‘include "constants.vams"

2. ‘include "disciplines.vams"

3.

4. module amplificador_operacional(in_p, in_n, avdd, agnd, vout);

5.

6. //declaracao de pinos

7. input in_p, in_n, avdd, agnd;

8. output vout;

9.

10. electrical vout, in_p, in_n, avdd, agnd;

11.

12. //declaracao de parametros

13. parameter real gain = 60;

14. parameter real pot = 5e-6;

15.

16. //variaveis locais

17. real abs_gain = pow(10, gain/20);

18. real aux_out;

19. real aux_pos;

20. real aux_neg;

21.

22. //processo analog

23. analog begin

24.

25. aux_out = abs_gain*(V(in_p)-V(in_n));

26.

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88 APÊNDICE A. Código do Amplificador Operacional

27. //parte positiva

28.

29. aux_pos = V(avdd)*tanh(aux_out/V(avdd))*(tanh(10*aux_out/V(avdd))+1)/2;

30.

31. //parte negativa

32.

33. aux_neg = V(agnd)*tanh(aux_out/V(avdd))*(tanh(10*aux_out/V(avdd))-1)/2;

34.

35. V(vout) <+ aux_pos+aux_neg;

36. I(avdd, agnd) <+ pot;

37.

38. end

39.

40. endmodule

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89

APÊNDICE B – Código do Bandgap

1. ‘include "constants.vams"

2. ‘include "disciplines.vams"

3.

4. module bandgap(vout, avdd, agnd);

5.

6. //declaracao dos pinos

7. input avdd, agnd;

8. output vout;

9.

10. electrical vout, avdd, agnd;

11.

12. //declaracao de parametros

13. parameter real R1=15;

14. parameter real R2=1;

15. parameter real Vbe=0.7;

16. parameter real n=4;

17. parameter real pot=5e-6;

18.

19. //processo analog

20. analog begin

21. V(vout) <+ (Vbe-(2e-3*($temperature-273.15))) + $vt*ln(n)*(1+(R1/R2));

22.

23. I(avdd, agnd) <+ pot;

24.

25. end

26.

27. endmodule

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91

APÊNDICE C – Código do Charge Pump

1. ‘include "constants.vams"

2. ‘include "disciplines.vams"

3. ‘timescale 1ns/1ps

4.

5. module chargepump(rf_in, out, agnd);

6.

7. //declaracao de pinos

8. input rf_in, agnd;

9. output out;

10. electrical rf_in, out;

11.

12. //variaveis locais

13. real vpeak;

14.

15. //variaveis digitais

16. reg aux;

17. logic aux;

18.

19. //declaracao de parametros

20. parameter real vd = 0.3;

21. parameter real stages = 1;

22. parameter real rect_mod = 0;

23. parameter real tt = 1e-9;

24. parameter real tf = 5e-6;

25.

26. //processo analogico

27. analog begin

28.

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92 APÊNDICE C. Código do Charge Pump

29. @(initial_step) vpeak = 0;

30.

31. if (V(rf_in) > vpeak) vpeak = V(rf_in);

32. if (V(rf_in) < 0.05) vpeak = 0;

33.

34. V(out) <+ ((rect_mod)*V(rf_in))+((2*stages*(transition(vpeak, 0, tt, tf)-vd)));

35.

36. end

37.

38. endmodule

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93

APÊNDICE D – Código da Chave

1. ‘include "constants.vams"

2. ‘include "disciplines.vams"

3.

4. module chave(key, v_in, v_out, avcc, agnd);

5.

6. //declaracao dos pinos

7. inout v_in, v_out;

8. input key, avcc, agnd;

9.

10. electrical key, v_in, v_out;

11.

12. //declaracao de parametros

13. parameter real v_th=1;

14. parameter real Ron=0;

15. parameter real Roff=1000000;

16.

17. //processo analog

18. analog begin

19. @(cross(V(key)-v_th, 0));

20. if (V(key) > v_th)

21. V(v_out,v_in) <+ Ron*I(v_out,v_in);

22. else

23. V(v_out,v_in) <+ Roff*I(v_out,v_in);

24. end

25.

26. endmodule

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95

APÊNDICE E – Código do Comparador

1. ‘include "constants.vams"

2. ‘include "disciplines.vams"

3. ‘timescale 1ns/1ps

4.

5. module comparador(vout, vin_p, vin_n, avdd, agnd,ibias);

6.

7. //declaracao de parametros

8. parameter real offset = 0;

9. parameter real hyst = 0.2 from [0:inf);

10. parameter real thrlo = offset - hyst;

11. parameter real thrhi = offset + hyst;

12.

13. parameter real toff=0 from [0:inf);

14. parameter real td=0 from [0:inf); //delay

15. parameter real tt= (1e-6)/100 from [0:inf); //timerise

16. parameter real tf= (1e-6)/100 from [0:inf); //timefall

17. parameter real pot= 5e-6;

18.

19. //declaracao de pinos

20. input vin_p, vin_n, avdd, agnd,ibias;

21. output vout;

22.

23. //variaveis de sistema

24. electrical vin_p, vin_n, avdd, agnd, vout,ibias;

25.

26. real aux_out;

27.

28. logic saida;

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96 APÊNDICE E. Código do Comparador

29. reg saida;

30.

31. //processo continuo

32. always @(above(V(vin_p, vin_n) - thrhi))

33. saida = 1;

34.

35. always @(above(thrlo - V(vin_p, vin_n)))

36. saida = 0;

37.

38. //processo analog

39. analog begin

40. @(posedge saida) aux_out = 1;

41. @(negedge saida) aux_out = 0;

42. V(vout) <+ V(avdd)*transition(aux_out, td, tt, tf);

43. I(avdd, agnd) <+ pot;

44. end

45.

46. endmodule

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97

APÊNDICE F – Código do Detector deEnvoltória

1. ‘include "constants.vams"

2. ‘include "disciplines.vams"

3. ‘timescale 1ns/1ps

4.

5. module detector_envoltoria(rf_in, out, avdd, agnd);

6.

7. //declaracao dos pinos

8. input rf_in, avdd, agnd;

9. output out;

10. electrical rf_in,out, avdd, agnd;

11.

12. //parameters

13. parameter real vlim = 0;

14. parameter real cap = 7e-12;

15. parameter real res = 20e3;

16. parameter real multiplier = 2;

17. parameter real pot = 5e-6;

18.

19. //variavel interna

20. real vout;

21.

22. //processo analog

23. analog begin

24.

25. //retificador

26. if(V(rf_in) > vlim)

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98 APÊNDICE F. Código do Detector de Envoltória

27. vout = multiplier*V(rf_in);

28. else

29. vout = vlim;

30.

31. //filtro

32. I(out) <+ -vout/res;

33. I(out) <+ cap*ddt(V(out));

34. I(out) <+ V(out)/res;

35.

36. I(avdd, agnd) <+ pot;

37.

38. end

39.

40. endmodule

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99

APÊNDICE G – Código do Filtro de Média

1. ‘include "constants.vams"

2. ‘include "disciplines.vams"

3. ‘timescale 1ns/1ps

4.

5. module filtro_media(rf_in, out, avdd, agnd);

6.

7. //declaracao dos pinos

8. input rf_in, avdd, agnd;

9. output out;

10. electrical rf_in,out,avdd,agnd;

11.

12. //declaracao dos parametros

13. parameter real vlim = 0;

14. parameter real cap = 1.79e-12;

15. parameter real res = 318e3;

16. parameter real multiplier = 1;

17. parameter real pot = 5e-6;

18.

19. //variavel interna

20. real vout;

21.

22. analog begin

23.

24. //filtro

25.

26. I(out) <+ -V(rf_in)/res;

27. I(out) <+ cap*ddt(V(out));

28. I(out) <+ V(out)/res;

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100 APÊNDICE G. Código do Filtro de Média

29.

30. I(avdd, agnd) <+ pot;

31.

32. end

33.

34. endmodule

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101

APÊNDICE H – Código do Oscilador emAnel

1. ‘include "constants.vams"

2. ‘include "disciplines.vams"

3. ‘timescale 1ns/1ps

4.

5. module oscilador_anel(avdd, agnd, enable, saida);

6.

7. //declaracao dos pinos

8. input enable, avdd, agnd;

9. output saida;

10. electrical saida;

11.

12. electrical avdd, agnd, enable;

13.

14. //pinos digitais

15. reg vout;

16. logic vout;

17.

18. //declaracao de parametros

19. parameter real stages=1 from [0:inf);

20. parameter real inv_delay = 1e-4;

21. parameter real atenu = 0.9;

22. parameter real pot = 5e-6;

23.

24. //variaveis internas

25. real period, toff, td, tt, tf;

26. real aux_out;

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102 APÊNDICE H. Código do Oscilador em Anel

27. real hab;

28.

29. //parametros iniciais das variaveis

30. initial begin

31. period=(2*stages*inv_delay);

32. toff=0;

33. td=0;

34. tt=period/100;

35. tf=period/100;

36. end

37.

38. initial vout = 0;

39. initial hab = 0;

40.

41. //processo continuo

42. always begin

43. #((2*(1e9)*stages*inv_delay)/2)

44. vout = ~vout;

45. end

46.

47. always @(above(V(enable) - 1))

48. hab = 1;

49.

50. always @(above(1 - V(enable)))

51. hab = 0;

52.

53. //processo analog

54. analog begin

55. @(posedge vout) aux_out = 1;

56. @(negedge vout) aux_out = 0;

57.

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103

58. V(saida) <+ hab*atenu*V(avdd)*transition(aux_out, td, tt, tf);

59. I(avdd, agnd) <+ pot;

60.

61. end

62.

63. endmodule

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105

APÊNDICE I – Esquemático doComparador com Histerese

A Figura (36) apresenta o esquemático do comparador com histerese utilizado noprojeto.

Figura 36 – Esquemático do comparador com histerese.

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107

APÊNDICE J – Layout do DemoduladorASK

A Figura (37) apresenta o Layout do demodulador ASK projetado para fabricação.

Figura 37 – Layout do demodulador ASK.