PUCMINAS – Curso de Engenharia Eletrônica e de Telecomunicação

Resumo - Este artigo, composto através da investigação teórica e de simulações através de software específico, descreve um circuito digital que reproduz o funcionamento de um relógio digital que indica as horas e os minutos. A visualização é possível a partir de 2 displays de 7 segmentos para os minutos e 2 displays de 7 segmentos para as horas. Para a simulação e para a programação em PLD1 foi utilizada a plataforma de software QUARTUS II 8.0 SP1 e a placa de programação da ALTERA. O circuito lógico é composto basicamente de CIs contadores síncronos (74LS162) e de portas lógicas elementares além de decodificadores (74LS48) .

Palavras-chave – display, QUARTUS II, CI, contador síncrono, TTL, portas lógicas elementares, Folha de dados, decodificador, Dispositivo Lógico Programável.

Abstract- This article, made through research theoretical and simulations using specific software, describes a digital circuit that reproduces the functioning of a digital clock showing hours and minutes. The view is possible from 2 to displays of 7 segments for minutes and 2 displays of 7 segments for hours. For the simulation and programming in the PLD was used the platform of software QUARTUS II 8.0 SP1 and board programming of ALTERA. The logical circuit is composed mainly of ICs synchronous counts (74LS162) and elementary logic gates beyond (74LS48) decoders.

Keywords: – display, QUARTUS II, IC, synchronous counter, TTL, elementary logic gates, datasheet, decoder, Programmer Logic Device.

I. INTRODUÇÃO

O Objetivo deste trabalho é fazer um estudo breve de um circuito que reproduz o funcionamento de um relógio digital composto de displays que mostram as horas e os minutos. O relógio pode variar de 00h:00min as 23h:59min.

O relógio digital é composto de: 1 display que mostra as unidades de minutos, podendo variar de 0 a 9; 1 display para as dezenas de minutos, podendo variar de 0 a 5; 1 display para as unidades de horas, podendo variar de 0 a 9 e 1 display para as dezenas de horas, podendo variar de 0 a 2.

O relógio possui um circuito de ajuste de horário em tempo real, através de 5 chaves, sendo 1 para cada display de 7 segmentos e uma chave para selecionar modo de ajuste ou funcionamento normal do relógio.

________________________________1 PLD Programmer Logic Device – Dispositivo Lógico Programável.

Na fig.1. Blocos funcionais do relógio digital:

O relógio deve funcionar da mesma forma que um relógio digital de pulso funciona, ou seja, depois de ligado: a cada 60 segundos o display das unidades de minutos aumenta uma unidade. Quando o display das unidades de minutos chegar no número 9, em vez dele pular para o número 10 (A em hexadecimal), ele volta para o número 0 e o display das dezenas de minutos aumenta de uma unidade. Quando a contagem das dezenas de minutos chegarem em 5 e a contagem das unidades de minutos pularem de 9 para 0 o display das dezenas de minutos vai para 0 e uma unidade é incrementada no display das unidades de horas.

No momento que o mostrador das unidades de minutos passar de 9 para 0, o display das dezenas de minutos passar de 5 para 0 e o mostrador das unidades de horas passar de 9 para 0 o mostrador das dezenas de horas aumenta de uma unidade. Quando o display das dezenas de horas estiver com o número 2, o display das unidades de horas com o número 3, o display das dezenas de minutos passar de 5 para 0 e o display das unidades de minutos passar de 9 para 0, todos os displays são zerados e a contagem recomeça. A partir da fig.2. pode-se ter uma idéia do funcionamento do dispositivo:

Projeto e implementação de um Relógio Digital utilizando PLD

Felipe Parma RuelaFlávia LucianaJoão CláudioRafael Gomes

Trabalho apresentado para fins da 2° nota avaliativa da disciplina de Sistemas Digitais II Laboratório, do Curso de Engenharia Eletrônica e de Telecomunicação, sob orientação da Profa. Flávia Magalhães Freitas Ferreira.

1

1234

UniMin

1234

DezMin

1234

UniHora

1234

DezHora

1234

UniMin

1234

DezMin

1234

UniHora

1234

DezHora

1234

DezHora

1234

UniHora

1234

DezMin1

1234

UniMin1

1234

DezHora

1234

UniHora

1234

DezMin1

1234

UniMin1

1234

DezHora

1234

UniHora

1234

DezMin1

1234

UniMin1

1234

DezHora

1234

UniHora

1234

DezMin1

1234

UniMin1

1234

DezHora

1234

UniHora

1234

DezMin1

1234

UniMin1

1234

DezHora

1234

UniHora

1234

DezMin1

1234

UniMin1

Fig. 2. Alguns estados de mudança dos displays.

AJUSTES

CONTAGEM

DISPLAYS

CLOCK

Fig. 1. Blocos funcionais do circuito digital.

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II. DESENVOLVIMENTO

Para ser analisado o circuito foi dividido em 4 partes: primeira parte - ajuste do horário; segunda parte - contagem propriamente dita; terceira parte - lógica adicional para representação nos displays; quarta parte - geração de um pulso de clock a cada 60s.

Para haver a contagem foi preciso utilizar no esquemático, circuitos integrados contadores 74LS162 que são síncronos [1]. A escolha de contadores síncronos é devido ao fato de o dispositivo PLD não trabalhar de maneira correta com contadores assíncronos, visto que os mesmos geram estados transitórios indesejáveis [1].

Os contadores foram organizados em cascata já que o término da contagem de um, ativa a contagem do outro [1]. Pelo datasheet do contador 74LS162 [2] o mesmo possui 2 entradas de habilitação denominadas ENT e ENP, uma entrada de CLEAR1 ativa em nível baixo, uma entrada de CLOCK2 sensível à borda de subida, 4 entradas de dados (A B C D), 4 saídas de dados (Q0 Q1 Q2 Q3), uma saída RCO que indica final de contagem (passagem de 9 para 0), uma entrada de LOAD3 ativa em nível baixo e as entradas de GND4 e VCC5 .

Baseados nas características do contador foram utilizados 4 contadores para a contagem propriamente dita e 6 contadores para controlar o ajuste em tempo real do horário.

Na primeira parte funcional do circuito os contadores do circuito de ajuste recebem cada um, uma chave para funcionar como clock individual, ou seja, quando se quer ajustar o algarismo de um display coloca-se a chave de seleção AJUSTE em 1 e comuta-se a chave correspondente ao mostrador até que o mesmo chegue no número pretendido. As lógicas adicionais por portas elementares são para garantir que o usuário não entre com um ajuste inválido. As saídas de dados dos contadores são ligadas aos displays para o usuário visualizar qual número o mesmo está ajustando. Na fig. 3 tem-se a parte de ajuste do circuito:

_____________________________________1 CLEAR entrada que coloca todas as saídas em nível baixo.2 CLOCK sinal quadrado que dita as transições do circuito.3 LOAD entrada que ativa a entrada de dados (A B C D).

4 GND Ground – terra ou referência.5 VCC Alimentação do circuito.

Na segunda parte do circuito os contadores 74LS162 recebem as saídas de dados do circuito de ajuste nas entradas de dados dos contadores correspondentes, garantindo que ao comutar-se a chave AJUSTE os displays estejam com os algarismos de ajuste.

Todos os contadores recebem o mesmo sinal de clock geral, e a lógica adicional por portas lógicas elementares garante que o relógio funcione como descrito no item I. deste artigo. Como exemplo, na fig.4 pode se analisar a lógica adicional que garante que todos os contadores sejam zerados quando a contagem chega em 23h:59min e passará para 00h:00min.

Já na terceira parte do circuito tem-se a lógica adicional por portas elementares que garante que no momento de ajuste os displays estejam travados nos valores de ajuste e não estejam variando de acordo com o clock geral do circuito. Observa-se que as várias portas AND utilizadas selecionam se o sinal pode passar ou não. Esta seleção é possível mantendo uma das entradas da AND, ligada ao AJUSTE = 1 (deixa o dado passar) ou AJUSTE = 0 (não deixa o dado passar). Já as portas OR apenas fazem a interface dos dados de saída tanto da contagem quanto do ajuste com os displays de 7 segmentos.

Como o módulo DATAPOOL 8810 [4], utilizado como plataforma de testes do PLD, possui apenas 2 displays de 7 segmentos foi necessário à utilização de 2 decodificadores BCD para 7 segmentos 74LS48 para a interface das saídas de unidades e dezenas de horas com os displays.

A quarta parte do circuito tem função de gerar 1 pulso de clock a cada 60s (clock geral). Isto foi possível com a utilização de um circuito contador adicional de 0 a 59, implementado à partir de contadores síncronos 74LS162. Na fig. 5 a representação em esquemático do gerador de clock para o circuito principal.

2

COUNTER

A

LDN

B

C

D

ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

74162

inst2COUNTER

A

LDN

B

C

D

ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

74162

inst3

NAN

D4

inst

68

7408

inst

69

Fig. 4. Lógica para zerar os dois displays das horas.

VC

CD

ZH

INP

UT

VC

CU

NH

INP

UT VC

CD

ZM

INP

UT

VC

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NM

INP

UT

COUNTER

A

LDN

B

C

D

ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

74162

inst17 COUNTER

A

LDN

B

C

D

ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

74162

inst18COUNTER

A

LDN

B

C

D

ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

74162

inst19COUNTER

A

LDN

B

C

D

ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

74162

inst20

GND GND

GNDGND

VCCVCCVCC

VCC

7404

inst58

7400

inst60

7404

inst59

7402

ins

t61

7408

ins

t62

OR

3

ins

t63

7408

ins

t64

CHAVES DE AJUSTE

Fig. 3 .Lógica dos contadores de ajuste..

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III. SIMULAÇÃO DO CIRCUITO

Para simular o projeto foi utilizado o software QUARTUS II. Em um primeiro momento o circuito funcionou corretamente, mas a lógica se mostrou inadequada pelo fato de o usuário do relógio ter que conhecer a codificação BCD para ajustá-lo.

Em um segundo momento, a lógica de ajuste foi modificada para uma maior acessibilidade ao usuário, onde o ajuste através do código BCD, foi substituído por chaves individuais para cada um dos displays, sendo eles incrementados de uma unidade a cada borda de subida da chave.

Depois de executadas as modificações o circuito foi simulado no software QUARTUS, sendo que a simulação funcionou corretamente. A partir da simulação obteve-se o seguinte diagrama de tempo ilustrado na fig. 6.

O ambiente QUARTUS II de simulação tem uma biblioteca completa de circuitos integrados que podem ser utilizados em projetos implementados através do esquemático. Na tabela I a lista de hardwares utilizados na montagem do projeto.

TABELA ILISTA DE HARDWARES UTILIZADOS NO PROJETO

COMPONENTE ESPECIFICAÇÃO

PLDCHIP ALTERA

MAX 7000SEPM 7064SLC44-10

Módulo de teste DATAPOOL 8810PLACA DE

PROGRAMAÇÃOALTERA

Displays 7 segmentos catodo comum

3

VCCCLK INPUT

COUNTER

A

LDN

B

C

D

ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

74162

inst70 COUNTER

A

LDN

B

C

D

ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

74162

inst71

VCC

AN

D3

ins

t73

7404

ins

t74

CLOCK GERAL

Fig. 5. Clock geral.

Fig. 6. Diagrama de tempo de uma parte da simulação no QUARTUS II.

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A. ESQUEMÁTICO DA SIMULAÇÃO

Na fig. 7 o esquemático completo do circuito do Relógio Digital explicado com detalhes no item II deste artigo.

4

VCC

LDIN

PUT

VCC

CLK

INPU

T

VCCDZHINPUT

VCCUNHINPUT

VCCDZMINPUT

VCCUNMINPUT

UNM0 OUTPUT

UNM1 OUTPUT

UNM2 OUTPUT

UNM3 OUTPUT

DZM0 OUTPUT

DZM1 OUTPUT

DZM2 OUTPUT

UNH1 OUTPUT

UNH2 OUTPUT

UNH3 OUTPUT

UNH0 OUTPUT

UNH4 OUTPUT

UNH5 OUTPUT

UNH6 OUTPUT

DZH0 OUTPUT

DZH1 OUTPUT

DZH2 OUTPUT

DZH3 OUTPUT

DZH4 OUTPUT

DZH5 OUTPUT

DZH6 OUTPUT

COUN

TER

ALDN

B C D ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

7416

2

inst

COUN

TER

ALDN

B C D ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

7416

2

inst

1CO

UNTE

R

ALDN

B C D ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

7416

2

inst

2CO

UNTE

R

ALDN

B C D ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

7416

2

inst

3

7408

inst4

7408

inst5

7408

inst6

7408

inst7

7408

inst8

7408

inst9

7408

inst10

7408

inst11

7408

inst12

7408

inst13

7408

inst14

7408

inst15

7408

inst16

COUN

TER

ALDN

B C D ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

7416

2

inst

17CO

UNTE

R

ALDN

B C D ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

7416

2

inst

18CO

UNTE

R

ALDN

B C D ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

7416

2

inst

19CO

UNTE

R

ALDN

B C D ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

7416

2

inst

20

7408

inst21

7408

inst22

7408

inst23

7408

inst24

7408

inst25

7408

inst26

7408

inst27

7408

inst28

7408

inst29

7408

inst30

7408

inst31

7408

inst32

7408

inst33

GN

DG

ND

GN

DG

ND

GN

DG

ND

VCC

VCC

VCC

VCC

7432

inst44

7432

inst45

7432

inst46

7432

inst52

7432

inst47

7432

inst48

7432

inst53

7432

inst49

7432

inst50

7432

inst51

7432

inst54

7432

inst55

7432

inst56

7404 inst

57

7404

inst

58

7400

inst

60

7404

inst

59

7402

inst61

7408

inst62

OR3

inst63

7408

inst64

AND

3

inst

65

7404

inst66

7408

inst

67 NAND4

inst68

OR

2

inst

75

NAN

D2

inst

76

7408

inst69

COUN

TER

ALDN

B C D ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

7416

2

inst

70CO

UNTE

R

ALDN

B C D ENP

ENT

CLRN

CLK

QA

QB

QC

QD

RCO

7416

2

inst

71

VCC

AND3

inst73

7404

inst74

BCD TO 7SEG

A

C

D

B

RBIN

BIN

LTN

OC

OE

OD

OF

OG

OB

OA

RBON

7448

inst77

GN

D

VCC

BCD TO 7SEG

A

C

D

B

RBIN

BIN

LTN

OC

OE

OD

OF

OG

OB

OA

RBON

7448

inst80

CLO

CK G

ERA

L

'

CHA

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DE

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TE

REL

ÓG

IO D

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AL

Fig. 7. Circuito Digital completo do Relógio Digital.

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IV. MONTAGEM DO CIRCUITO

O circuito do Relógio Digital foi programado em um CHIP ALTERA PLD MAX 7000S EPM 7064SLC44-10. Depois de simulado, o circuito foi programado no dispositivo PLD através da interface SERIAL do microcomputador. Após programado no PLD foram executadas as ligações do Dispositivo Lógico Programável com os displays e com as chaves de ajuste do relógio. A fig. 8 apresenta a foto da montagem com destaque para o CHIP PLD ALTERA.

Já a fig. 9 apresenta a foto da visão completa da montagem do circuito digital. Destaque para a interface SERIAL de programação.

V. CONCLUSÃO

Em um projeto de circuito digital onde se utiliza variadas funções lógicas é mais eficiente utilizar-se de Dispositivos Lógicos Programáveis (PLD).

O circuito montado tem seu objetivo didático, porque desenvolveu nos alunos, que o projetaram, a noção de como utilizar um DLP para implementar circuitos práticos digitais.

O circuito montado funcionou na primeira tentativa, apesar de alguns contatos de alimentação dos displays de 7 segmentos do DATAPOOL estarem com problemas, mas depois de alguns improvisos funcionaram perfeitamente.

O objetivo foi alcançado com sucesso, já que o circuito montado funcionou corretamente no processo de simulação e programação no PLD. Além de ter representado uma grande satisfação para os integrantes do grupo ao concluírem a montagem e observarem o funcionamento correto do dispositivo.

VI. REFERÊNCIAS

[1] RONALD J. Tocci, Neal S.Widmer, Gregory L. Moss, Sistemas Digitais : princípios e aplicações, volume único, Ed. Pearson Prentice Hall, 2007.[2] http://www.alldatasheet.com. Site de DATASHEETs de diversos fabricantes de componentes eletrônicos.[3] Padrão PUCMinas de Normalização, Pontifícia Universidade Católica de MG, Brasil, 2008, Disponível em: http://www.pucminas.br/biblioteca, acesso em: 10, out. 2008.[4] Datapool. Home-Page. Disponível em < http://www.datapool.com.br/> Acesso em 22/09/2008

5

Fig 8 . Montagem do Relógio Digital.

Fig. 9. Visão completa da montagem do circuito digital.