Tema 8Tema 8 “F t t ló i l“Factores tecnológicos en la...

TECNOLOGÍA DETECNOLOGÍA DETECNOLOGÍA DETECNOLOGÍA DETECNOLOGÍA DE TECNOLOGÍA DE COMPUTADORESCOMPUTADORESTECNOLOGÍA DE TECNOLOGÍA DE COMPUTADORESCOMPUTADORES

Tema 8Tema 8Tema 8Tema 8

“F t t ló i l“F t t ló i l“Factores tecnológicos en la “Factores tecnológicos en la construcción de chips yconstrucción de chips yconstrucción de chips y construcción de chips y

tendencias futuras”tendencias futuras”tendencias futurastendencias futuras

Agustín Álvarez MarquinaAgustín Álvarez Marquina

Factores tecnológicos en la construcción Factores tecnológicos en la construcción d hi t d i f t (I)d hi t d i f t (I)de chips y tendencias futuras (I)de chips y tendencias futuras (I)

Planificación de los sistemas integradosPlanificación de los sistemas integrados.

Unidades lineales: arrays de registros.

Unidades matriciales: multiplicadores, memoria, PLAs.

Unidades no estructuradas: lógica no matricial (random).

Unidades de conexión masiva: buses.

Puntos de conexión periférica (bonding pads).

Distribución de alimentaciones.

Distribución de relojes.j

Emplazamiento y encaminamiento.

Verificación y encapsulado

15/01/2009 Facultad de Informática, UPM. 2

Verificación y encapsulado.

Factores tecnológicos en la construcción Factores tecnológicos en la construcción d hi t d i f t (II)d hi t d i f t (II)de chips y tendencias futuras (II)de chips y tendencias futuras (II)

Características tecnológicasCaracterísticas tecnológicas.

Área y densidad de integración.

Disipación de potencia y su reducción.

Velocidad de reloj Velocidad de reloj.

Costes de fabricación y su reducción.

Evolución tecnológica.


Factores tecnológicos en la construcción Factores tecnológicos en la construcción d hi t d i f t (III)d hi t d i f t (III)de chips y tendencias futuras (III)de chips y tendencias futuras (III)

Evolución tecnológicaEvolución tecnológica. La ley de Moore.

La reducción de escala La reducción de escala.

Progresión tecnológica esperable en los próximos años. Capas de interconexión.p Tamaño de las obleas. Rasgo mínimo. Espesor del óxido de puerta Espesor del óxido de puerta. Mejoras en el canal. El transistor de puerta trilateral. La tensión de alimentación La tensión de alimentación. Densidad de integración. Reescalado de rasgos.


Planificación de los sistemas Planificación de los sistemas i t d (I)i t d (I)integrados (I)integrados (I)

Los circuitos integrados en alta escala también conocidos Los circuitos integrados en alta escala, también conocidoscomo chips proceden de la división en partes de obleasmonolíticas donde han sido fabricados.

Los chips suelen ser de tipo rectangular, más bien cuadrado, paraaprovechar mejor el espacio en silicio y facilitar su corte yencapsulado.

Uno de los problemas que se plantean es cómo ubicar lasdiferentes estructuras funcionales que deben integrar eldiferentes estructuras funcionales que deben integrar elchip.

El empaquetamiento de estas estructuras se debe llevar a cabodejando el mínimo espacio posible de la superficie de silicio en elchip sin ocupar.

Esto es así porque la superficie del chip es quizá el terreno


Esto es así porque la superficie del chip es quizá el terrenomás caro por metro cuadrado que existe.

Planificación de los sistemas Planificación de los sistemas i t d (II)i t d (II)integrados (II)integrados (II)

Podemos establecer las siguientes característicasPodemos establecer las siguientes característicasen las estructuras que se integran en un sistemadado:

Disposición de los elementos constituyentes de laestructura.

Disposiciones regulares (tipo array, o matriz), o noregulares.

Funcionalidad.

Estructuras con capacidad de almacenamiento o deptratamiento de datos de aquellas con función decomunicación, como los buses o los bonding pads oelementos de conexionado con el exterior.


elementos de conexionado con el exterior.

Planificación de los sistemas Planificación de los sistemas i t d (III)i t d (III)integrados (III)integrados (III)

Conectabilidad Conectabilidad.

Estructuras que acceden a los buses de aquellas que nolo hacen o que se conectan localmente con unidadeslo hacen, o que se conectan localmente con unidadespróximas sin acceder a los buses.

Aspecto geométrico Aspecto geométrico.

Se pueden distinguir las estructuras con aspectorectangular proporcionado donde las dos dimensionesrectangular proporcionado, donde las dos dimensionesno son muy dispares, de aquellas desproporcionadas,donde una dimensión es claramente distinta de otra.


Planificación de los sistemas Planificación de los sistemas i t d (IV)i t d (IV)integrados (IV)integrados (IV)

Fotografía ejemplo de ladisposición de unidadesdisposición de unidadesestructurales en un chip


Unidades lineales: arrays de Unidades lineales: arrays de i t (I)i t (I)registros (I)registros (I)

Son estructuras en las que un determinado patrónSon estructuras en las que un determinado patrónde célula o grupo de células, se apila en unadirección preferente (horizontal o vertical) paradirección preferente (horizontal o vertical) paraconstituir una unidad de jerarquía superior.

Ej l lá i l i t d d l i t Ejemplo clásico son los registros de desplazamiento.

Por ello, para que dichas estructuras puedan serfácilmente empaquetables, es necesario dotarlas deuna planificación más aproximada a la cuadrada,donde ambas dimensiones (horizontal y vertical) sedonde ambas dimensiones (horizontal y vertical) sehallen menos desequilibradas.

P ll l l i t


Para ello se recurre al plegamiento.

Unidades lineales: arrays de Unidades lineales: arrays de i t (II)i t (II)registros (II)registros (II)

Empaquetamiento de un Empaquetamiento de unregistro entrada y salidaserie de 24 bits por

fl ió l ti lreflexión especular verticaly plegamiento.

a) Célula aislada de registro.

b) Doble célula obtenida por ) preflexión y compartición de alimentaciones.

c) Empaquetamiento completo.


Unidades matriciales: Unidades matriciales: lti li d i PLA (I)lti li d i PLA (I)multiplicadores, memoria, PLAs (I)multiplicadores, memoria, PLAs (I)

Son estructuras que ya de por sí presentan unaSon estructuras que ya de por sí presentan unacierta regularidad organizativa, que permiteempaquetarlas como matrices de celdas con unaempaquetarlas como matrices de celdas con unaestructura bidimensional bien definida.

N ti é t t i ti No tienen porqué estar compuestas por un mismo tipode celdas, y lo habitual es que no lo estén.

Se puede utilizar plegado en ellas si de esa formase consigue un mejor perfil de empaquetado (unase consigue un mejor perfil de empaquetado (unarelación de aspecto entre horizontalidad yverticalidad más o menos equilibrada o próxima


q pal contorno cuadrado).

Unidades matriciales: Unidades matriciales: lti li d i PLA (III)lti li d i PLA (III)multiplicadores, memoria, PLAs (III)multiplicadores, memoria, PLAs (III)

Estructura de empaquetamiento de una página deEstructura de empaquetamiento de una página dememoria estática (8x8 bits) sin decodificación.


Unidades matriciales: Unidades matriciales: lti li d i PLA (II)lti li d i PLA (II)multiplicadores, memoria, PLAs (II)multiplicadores, memoria, PLAs (II)

Estructura de empaquetamiento de una PLA dinámica Estructura de empaquetamiento de una PLA dinámica.


Unidades no estructuradas: lógica Unidades no estructuradas: lógica t i i lt i i l dd (I)(I)no matricial o no matricial o randomrandom (I)(I)

La lógica no estructurada suele ser escasa en elLa lógica no estructurada suele ser escasa en eldiseño de alta escala moderno.

Se procura que todas las funciones lógicas que hagafalta integrar se incorporen en forma regular, por mediode PLAs o planos programablesde PLAs o planos programables.

Si es necesario integrar lógica no estructurada seid d fá il t l i blrecurre a unidades que sean fácilmente regularizables,

y se huye de utilizar modelos de puertasestructuralmente muy diferentes unos de otrosestructuralmente muy diferentes unos de otros.

Esto último implica un esfuerzo de diseño semi-supervisado muy importante


supervisado muy importante.

Unidades no estructuradas: lógica Unidades no estructuradas: lógica t i i lt i i l dd (II)(II)no matricial o no matricial o randomrandom (II)(II)

También existen variantes standard cellTambién existen variantes standard-cell.

Permiten tomar células de biblioteca, emplazarlas y conectarlas enforma automática sobre estructuras en carril como las mostradasforma automática sobre estructuras en carril como las mostradaspara los arrays o las matrices.

Es preciso que las celdas de librería se hallen muy estandarizadasp q yen cuanto a contorno y modularidad, con objeto de que seancompatibles unas con otras.

Las unidades resultantes son fácilmente reconociblespor la falta de regularidad en el emplazamiento de lasp g pceldas que las componen.

No obstante, van enmarcadas por líneas de alimentaciones y


, p yrelojes separadas en calles regulares.

Unidades de conexión masiva: buses (I)Unidades de conexión masiva: buses (I)

Se estructuran como vías de comunicación deSe estructuran como vías de comunicación delarga distancia.

Para ello utilizan los metales menos profundos.

S d ll di t i t f t i t dSe accede a ellos mediante interfaces triestado.

El arbitraje de los buses es esencial para que esténsiempre controlados por una unidad activa, de modoque no queden flotantes nunca.

Ello sería muy problemático para las unidades quereciban información de los mismos, pues podrían resultardañados al quedar en esa situación


dañados al quedar en esa situación.

Unidades de conexión masiva: buses (II)Unidades de conexión masiva: buses (II)

Efectivamente, cuando todas las líneas que acceden al busqueden desconectadas, al quedar éste flotante, cualquierinfluencia eléctrica próxima (la de otros buses, o conductoresinfluencia eléctrica próxima (la de otros buses, o conductorescercanos, o los mismos campos de radiofrecuencia generadospor fuentes externas, como p. ej. la telefonía móvil) puede darlugar a la aparición de señales parásitas rápidamenteg p p ppulsantes.


Puntos de conexión periférica o Puntos de conexión periférica o b di db di d (I)(I)bonding padsbonding pads (I)(I)

Son terminales desde los que el sistemaqintegrado tiene conexión con el exterior.

Pueden ser pasivos y activos.

Los pasivos constituyen únicamente puntos decontacto donde se realizará una conexión por presión ytemperatura desde el exterior, utilizando hilo de oro deunas 50 micras de diámetrounas 50 micras de diámetro.

Los activos incorporan buffers con una doble misión:

Adaptar los niveles lógicos del exterior del chip al interiory viceversa.

Reforzar las señales que salen del chip para que puedan


Reforzar las señales que salen del chip para que puedanarrastrar la carga capacitiva de los buses externos.

Puntos de conexión periférica o Puntos de conexión periférica o b di db di d (II)(II)bonding padsbonding pads (II)(II)


Puntos de conexión periférica o Puntos de conexión periférica o b di db di d (III)(III)bonding padsbonding pads (III)(III)

Destacan en la estructura:

Un inversor de alta tensión (normalmente 5 V), para conectarseseguidamente con otro inversor de baja tensión (normalmente1,25 V).

Aseguramos un cambio en los niveles eléctricos del exterior,regidos por la norma TTL a los del interior (core) alimentadosregidos por la norma TTL a los del interior (core), alimentadosa tensiones más bajas para reducir el consumo de potencia.

Un segmento de silicio policristalino que sirve como resistencia deg p qentrada.

Dos diodos zener que tienen por misión proteger la entrada contrainfluencias eléctricas del exterior provocadas por electricidadestática o campos de radiofrecuencia.

Podrían llegar a deteriorar los dispositivos de entrada por


Podrían llegar a deteriorar los dispositivos de entrada porsobrecarga aun no hallándose conectados.

Distribución de alimentaciones (I)Distribución de alimentaciones (I)

Se llevan a cabo en los metales más profundosSe llevan a cabo en los metales más profundos(más cerca de la superficie del chip).

Se distribuyen en anillos que rodean la periferiadel chip, y que se conectan desde variosterminales externos.

P di t ib i l t t f i lPara distribuirse en las estructuras funcionalesconcretas se organizan en calles.


Distribución de alimentaciones (II)Distribución de alimentaciones (II)

Distribución dealimentacionesen un chip.


Distribución de alimentaciones (III)Distribución de alimentaciones (III)

Una de las principales precauciones en la distribución dealimentaciones es que el tamaño de las vías dedi t ib ió l d d l fl j d i tdistribución sea el adecuado al flujo de corriente quedeban soportar.

De otro modo se podría producir el temido efecto de De otro modo se podría producir el temido efecto demigración metálica, reduciendo considerablemente la vidadel chip.

Otro fenómeno que intenta evitarse es el de la aparición deresistencia en los contactos de paso entre metales, con lasconsiguientes caídas de tensión en cada conexión.

Además las líneas de alimentación deben mantenerse lo Además las líneas de alimentación deben mantenerse lomenos ruidosas posibles, aspecto éste difícil de tratardebido al fuerte cross-talk existente con las líneas vecinasde relojes que se suelen distribuir acompañando a las


de relojes, que se suelen distribuir acompañando a lasalimentaciones.

Distribución de relojes (I)Distribución de relojes (I)

La distribución del reloj en un chip no es un asunto trivial.

Dadas las velocidades de reloj de los sistemas actuales,las dimensiones de un dado de silicio de 1 cm2 puedensignificar importantes retardos en el tiempo lo quesignificar importantes retardos en el tiempo, lo queproduce el denominado efecto de clock skew.

Efecto producido por el desfasaje entre las señales de reloj que Efecto producido por el desfasaje entre las señales de reloj quellegan a una parte del circuito de las que lo hacen a otra, debido alos diferentes caminos que tiene que recorrer la señal.

Así, un reloj de 3 GHz tendrá asociado un período de 333 ps,en el cual, a una velocidad ligeramente inferior a la de la luz enel vacío supuesta de unos 30 000 000 000 cm/s recorrerá 10el vacío, supuesta de unos 30.000.000.000 cm/s. recorrerá 10cm.

– La propagación de este reloj por la geometría de un chip de 12 d í d i l k k d i d t 10%


cm2 podría producir un clock skew de aproximadamente un 10%,o sea de unos 33 ps.

Distribución de relojes (II)Distribución de relojes (II)

Efecto de la propagación de la señal en la aparicióndel fenómeno de clock skewdel fenómeno de clock skew.


Distribución de relojes (III)Distribución de relojes (III)

Lo peor de este fenómeno es que el retardo es distintodependiendo de los diferentes puntos a los que vayadependiendo de los diferentes puntos a los que vayallegando el reloj.

Como solución se utilizan redes ecualizadoras de retardos Como solución se utilizan redes ecualizadoras de retardos,que se denominan árboles en H.

Cada unidad triangular, denominada bufferg ,de reloj introduce un retardo específico,diferente para cada diferente nivel debufferingbuffering.

Al mismo tiempo que refuerza la señal, paraque se distribuya a más puntos sin que sedebilite por la dispersión de la carga eléctricaen las líneas.

– La capacidad asociada a toda la red de


La capacidad asociada a toda la red dedistribución del reloj es muy alta.

Distribución de relojes (IV)Distribución de relojes (IV)

La alta capacidad, hace que el consumo de energíapreciso para cambiar el valor de tensión de la red dep pdistribución del reloj desde el nivel alto al bajo yviceversa en cada ciclo consuma aproximadamente el40% de la potencia que requiere el chip completo40% de la potencia que requiere el chip completo.

La señal de reloj puede generarse externa o internamenteen el chipen el chip.

En ambos casos se hace llegar a un elemento desincronización que se denomina PLL (Phase Locked Loop),q ( p),ubicado en el centro geométrico del chip desde donde sedistribuye por el árbol en H.

D d d i á De este modo se puede conseguir que puntos que estángeométricamente próximos reciban un reloj ecualizado enclock skew.


Distribución de relojes (V)Distribución de relojes (V)

Influencia de los relojes en la transferencia de datosentre dos puntos remotosentre dos puntos remotos.


Distribución de relojes (VI)Distribución de relojes (VI)

El problema de transmisión de la información sed d l d i d tiproduce cuando los recursos de origen y destino

se hallan muy distantes (no localidad), comopuede ser en el caso de acceso a buses.puede ser en el caso de acceso a buses.

Por ello la transmisión por los buses es costosa entiempo y debe tratarse con un esquema de reloj muytiempo, y debe tratarse con un esquema de reloj muycuidadoso.

Otros efectos no deseados en la propagación delos relojes son debidos a la reflexión de lasseñales en los buses y al fenómeno conocidoseñales en los buses, y al fenómeno conocidocomo cross-talk.


Distribución de relojes (VII)Distribución de relojes (VII)

La figura muestra la La figura muestra lared que distribuye elreloj desde la PLLjcentral.

Cada pequeño bloqueinsertado en el caminode los relojes es unade los relojes es unaunidad de refuerzo yretardo controlado.


Emplazamiento y encaminamiento (I)Emplazamiento y encaminamiento (I)

El emplazamiento (en inglés floorplanning) buscaempaquetar las unidades que deben integrar un chipempaquetar las unidades que deben integrar un chipocupando y dejando libre el mínimo espacio posible.

Este empaquetamiento tiene que tener en cuentaotros aspectos adicionales, como el encaminamientode conexiones que cada bloque requiere (routing).de conexiones que cada bloque requiere (routing).

Así, cada bloque puede requerir conexión con otro bloquedado de forma directa o por medio de buses.p

La siguiente figura muestra una estructura con varios bloques que seconectan directamente o por medio de buses.conectan directamente o por medio de buses.

En la misma se puede ver que el tipo de conexionado entraría dentrode las siguientes categorías.


de as s gu e es ca ego as

Emplazamiento y encaminamiento (II)Emplazamiento y encaminamiento (II)

Aspectos del Aspectos del emplazamiento y encaminamiento d blde bloques en un chip.


Emplazamiento y encaminamiento (III)Emplazamiento y encaminamiento (III)

Conexiones entre las diferentes unidades y los buseshorizontales y verticales.

Tienen conexión a los citados buses las unidades A, B, C, E, F, G,I y J. Ello determina el emplazamiento de estas unidades en laproximidad de los buses.

Conexiones de las diferentes unidades entre sí, de formalocal.local.

Tienen conexión local los pares A-B, C-D, F-G, G-H, I-J y I-K. Ellodetermina el emplazamiento de estas unidades en proximidad

tunas a otras.

Conexiones de las diferentes unidades con los bondinggpads de la periferia.

Tienen conexión las unidades A, C, D, F, G, H, I y K. Ellodetermina el emplazamiento de estas unidades cerca de la


determina el emplazamiento de estas unidades cerca de laperiferia.

Emplazamiento y encaminamiento (IV)Emplazamiento y encaminamiento (IV)

Las conexiones determinan el emplazamiento delas diferentes unidades relativas a los buses, a lalas diferentes unidades relativas a los buses, a laperiferia y entre sí.

Como las conexiones a través de los buses son a Como las conexiones a través de los buses son adistancia, la temporización de las transferencias que serealicen sobre las mismas llevarán una pauta derealicen sobre las mismas llevarán una pauta desincronización por medio de los relojes totalmentedistinta de las conexiones locales.

Todos estos aspectos deben ser tenidos en cuenta a lahora de planificar el chip.


Emplazamiento y encaminamiento (V)Emplazamiento y encaminamiento (V)

Las estrategias que se utilizan en el emplazamiento yi i t t d ti i l tió d lencaminamiento pretenden optimizar la gestión de la

transferencia temporal.

Teniendo en cuenta las restricciones impuestas por ladistribución de relojes y la transferencia entre registros

Minimizando el tamaño del chip, mejorar la interconectividadde los bloques u optimizar el conexionado con el exterior.

El emplazamiento y encaminado se suele llevar a caboutilizando herramientas automáticas osemiautomáticas (en las que el diseñador mantiene uncierto grado de control sobre el resultado).


Verificación y encapsulado (I)Verificación y encapsulado (I)

Una vez que se ha completado el procesotecnológico se dispone de obleas en las que setecnológico, se dispone de obleas en las que seemplaza un conjunto de chips.

Debido a los fallos del propio proceso, así como alas irregularidades del monocristal que constituyeg q yla oblea, no todos los chips producidos seránfuncionalmente operativos.

Para un mismo tipo de oblea, el porcentaje de chipsdesechables sobre el total fabricado será tanto mayorycuanto mayor sea la superficie del chip.


Verificación y encapsulado (II)Verificación y encapsulado (II)

En los procesos de fabricación actuales, la tasa dechips no funcionales que resultante puede variar entrechips no funcionales que resultante puede variar entreun 5 y un 15% para chips de 1 cm2 de superficie.

Por ello, para dar por válido aun chip y pasar a su

l d l liencapsulado se suele realizarprimero un testeo overificación funcional enverificación funcional enoblea, antes de proceder alcorte.

El testeo consiste en conectaruna máquina de puntas a los


bonding pads.

Verificación y encapsulado (III)Verificación y encapsulado (III)

Las posibles estrategias de testeo, existiendo ademásotras posibilidades son:

Diseño para testeo.

En este caso, a la hora de diseñar el sistema integrado sedi d i d l t d fi ió d ldispone de una serie de elementos de reconfiguración de lasrutas de datos, bajo el control de un terminal de entrada(terminal de test).

– Cuando esta entrada se configure en un valor dado, el chipquedará en situación funcional normal.

– Cuando se configure en el valor contrario, la ruta de datos delhi bi á bj t d ifi l lid l lt dchip se cambiará con objeto de verificar en la salida el resultado

de recorrer para diferentes entradas la cadena completa.

Testeo incorporado.

En este caso se disponen recursos que generan vectores detesteo internamente dentro del propio chip, que se activaránbajo un control externo, y los resultados de dicho testeo


j , ypodrán ser leídos externamente.

Verificación y encapsulado (IV)Verificación y encapsulado (IV)

El siguiente paso es el proceso de conexión porcosido entre los bonding pads y los terminalesexternos de la cápsula.

Para ello se utiliza hilo de oro de entre 25 y 50 µm dediámetro, el cual se presiona sobre la superficieplateada o dorada de los bonding pads mientras se leaplica calor.

Ello hace que el metal funda parcialmente y se adhieracon la capa dorada del pad, de aproximadamente unos2 d f d ió t2 µm de espesor, formando una conexión permanente.


Verificación y encapsulado (V)Verificación y encapsulado (V)

Seguidamente se cierra la cápsula utilizando unacubierta plástica o cerámica.

En su superficie se rotulan datos que describen enp qclave:

La funcionalidad del chip.La funcionalidad del chip.

Datos sobre su margen de temperaturas dealmacenamiento y funcionamiento.

Fecha y lugar de fabricación.

El l d f d t l d t i lEl encapsulado es fundamental para determinar latemperatura de funcionamiento del chip.


Verificación y encapsulado (IV)Verificación y encapsulado (IV)

Tipos de encapsulados.


Características tecnológicas (I)Características tecnológicas (I) Las características tecnológicas de los sistemas

integrados son un conjunto de rasgos que definen lacalidad del proceso tecnológico que se ha utilizado y dancalidad del proceso tecnológico que se ha utilizado y danuna idea de las posibles prestaciones que el sistemapuede rendir sin entrar en detalles sobre su funcionalidad.

Las más sobresalientes son las siguientes:

Rasgo mínimo.g

Define el tipo de tecnología utilizada en lo que hacereferencia al tamaño mínimo de los dispositivos que seh i t d L did d ihayan integrado. La medida se da en micras o ennanometros, hallándose las tecnologías actuales en elmargen de entre 0,045 y 0,25 micras.

– En general a las tecnologías con rasgo menor a la micra se lesdenomina tecnologías submicra.

– Sin embargo en muchas aplicaciones se sigue utilizando


g p gtecnologías por encima de la micra, sobre todo cuando se deseaprimar la robustez del circuito, como en tecnología aeroespacial.

Características tecnológicas (II)Características tecnológicas (II)

Número de transistores.

Define el número total de transistores o dispositivos que sep qhan integrado en el sistema, a grandes rasgos. En el momentoactual se pueden encontrar chips que integran cientos demillones de transistores.

Número equivalente de puertas lógicas.

Este parámetro es otra forma de definir la complejidad de uni t i t d id t ló isistema integrado, ya que se considera que una puerta lógica

de tipo estándar incorpora entre 4 y 6 dispositivos elementaleso transistores.

Tamaño del CI.

Este parámetro mide directamente la superficie útil de un chip,y da una idea de la complejidad del mismo si se conoce lay da una idea de la complejidad del mismo si se conoce ladensidad de integración de la tecnología utilizada.


Características tecnológicas (III)Características tecnológicas (III)

Frecuencia de reloj.

Es un parámetro que mide la velocidad de las transiciones en Es un parámetro que mide la velocidad de las transiciones enun sistema integrado.

Dado que es necesario sincronizar transferencias entreregistros a diferentes distancias en el chip en general mediráregistros a diferentes distancias en el chip, en general medirála rapidez con que se puede efectuar una transferencia entrepuntos localmente conectados, a razón de una transición porciclo de relojciclo de reloj.

– Las transferencias entre puntos distantes conectados por busessupondrán más ciclos de reloj, para asumir los retardos depropagación Los accesos a memorias que precisen ciclos depropagación. Los accesos a memorias que precisen ciclos deespera requerirán ciclos adicionales de reloj.

– Esto mismo se puede extender a las transferencias (accesos)que se lleven a cabo entre sistemas integrados distintos en laq gplaca base de un computador en mayor medida.


Características tecnológicas (IV)Características tecnológicas (IV)

Número de conexiones de entrada/salida.

Este parámetro mide la conectividad del sistemaintegrado. En aquellos sistemas que requierancomunicar buses internos al exterior el recuento decomunicar buses internos al exterior el recuento deconexiones será muy alto.

En general será más alto en los sistemas que En general será más alto en los sistemas quecomuniquen buses no multiplexados frente a aquellosque utilicen multiplexado, así como en los que

i i b i ltá tcomuniquen varios buses simultáneamente.

– Ello influirá en el número de transferencias por segundoque puedan gestionarse lo que se conoce habitualmenteque puedan gestionarse, lo que se conoce habitualmentecomo ancho de banda.


Características tecnológicas (V)Características tecnológicas (V)

Número de niveles de conexionado.

Este parámetro indica el número de capas paraconexionado que pueden coexistir en el sistemaintegradointegrado.

En general se refiere a los niveles de metal que sepueden utilizar para conexionar puntos en el sistemapueden utilizar para conexionar puntos en el sistemaintegrado.

Las reglas de diseño imponen rasgos mínimos máselevados para las capas más externas, por lo que larelación entre niveles y conectividad no es totalmentelineal aunque sí progresiva o sea que a mayor númerolineal, aunque sí progresiva, o sea, que a mayor númerode niveles, mayor capacidad de conexionado interno.


Características tecnológicas (V)Características tecnológicas (V)

Tensión de alimentación.

Este parámetro está asociado con el de rasgo mínimo. Este parámetro está asociado con el de rasgo mínimo.

Las tensiones de alimentación más altas suponen mayor consumoenergético.

– El funcionamiento de los dispositivos MOS requiere que se utilicen– El funcionamiento de los dispositivos MOS requiere que se utilicenvalores mínimos para garantizar la activación adecuada de lostransistores.

El valor de la tensión de alimentación puede variar dependiendo del d l i i dlas zonas de los sistemas integrados.

– Núcleo o core del sistema integrado: 1,5 V para tecnologías de 0,12 µm.– Periferia del chip: 2,5, 3 ó 5 V para mantener la compatibilidad externa

con otros chipscon otros chips.

Corriente de alimentación.

Este parámetro mide el consumo de corriente, y junto con la tensiónp , y jde alimentación, da una idea de la potencia que disipará el sistemaintegrado.


Características tecnológicas (VI)Características tecnológicas (VI)

Potencia disipada.

Este parámetro es muy importante, puesto que determina lacapacidad de disipación de energía que debe garantizar elcapacidad de disipación de energía que debe garantizar elencapsulado y el sistema de ventilación del chip.

No es un parámetro fijo, ya que de pende de factores varios, entreellos la frecuencia del reloj siendo mayor para mayores velocidadesellos la frecuencia del reloj, siendo mayor para mayores velocidadesde reloj (overclocking).

En general, si la potencia generada en el chip no es bien disipada, seproducirá un incremento de temperatura que puede acortarproducirá un incremento de temperatura que puede acortarsensiblemente la vida del chip.

Modernamente existen estilos de diseño para baja potencia.Intentan determinar la frecuencia a la que debe trabajar una sección– Intentan determinar la frecuencia a la que debe trabajar una seccióndeterminada del sistema integrado dependiendo del número de accesos otransacciones que se vayan a realizar.

– Cuando una sección que estén disipando demasiada energía.– Si el sistema de disipación de calor sufra un fallo.

Estas técnicas son especialmente utilizadas en el diseño deprocesadores para dispositivos portátiles.


Área y densidad de integración (I)Área y densidad de integración (I)

La densidad de integración se mide como elnúmero de dispositivos elementales (transistores)número de dispositivos elementales (transistores)que pueden integrarse en una unidad desuperficie (normalmente cm2).

La máxima densidad de integración se consiguehabitualmente cuando se utilizan procedimientoshabitualmente cuando se utilizan procedimientosde diseño basados en estilos standard cell dondelas celdas de librería han sido cuidadosamentelas celdas de librería han sido cuidadosamentepatroneadas en estilo full custom.

En el otro extremo, los sistemas basados en FPGAs o En el otro extremo, los sistemas basados en FPGAs ogate arrays son los que presentarán un peor perfil ennúmero de dispositivos realmente utilizados por chip.


Área y densidad de integración (II)Área y densidad de integración (II)

Sin embargo el concepto de complejidad no vienedado realmente el número de dispositivos integrados,p g ,sino por el tipo de funciones que éstos realizan.

Aunque el número de dispositivos integrados por unidad desuperficie ha venido doblándose cada 18 mesesaproximadamente, según lo que se denomina impropiamente Leyde Moore...

El desarrollo e incorporación de mayor capacidad funcional en lossistemas integrados no ha conocido un ritmo de crecimientocomparablecomparable.

Actualmente, la mayor densidad de integracióndi ibl l t l t ñ d ldisponible se emplea para aumentar el tamaño de losrecursos no funcionales.

Ej memorias cache


Ej. memorias cache.

Disipación de potencia y su Disipación de potencia y su d ió (I)d ió (I)reducción (I)reducción (I)

La disipación de potencia es uno de los principales puntos másdelicados el desarrollo tecnológico actual.

La miniaturización progresiva, o la capacidad para incrementar lap g , p pdensidad de integración hace que aumente la potencia disipadapor unidad de superficie en forma inversamente proporcional alrasgo mínimo.rasgo mínimo.

En estos momentos el principal límite al aumento de la densidadde integración sea la limitación en la disipación de potencia.

Como ya se ha comentado, la mala disipación de potencia haceque la temperatura en la superficie del chip aumente.que la temperatura en la superficie del chip aumente.


Disipación de potencia y su Disipación de potencia y su d ió (II)d ió (II)reducción (II)reducción (II)

El que la temperatura del chip se eleve demasiadoEl que la temperatura del chip se eleve demasiadoentraña varios riesgos importantes.

La redistribución de los átomos de impureza (difusión de La redistribución de los átomos de impureza (difusión decontaminantes p y n), alterando los perfiles de las difusionesy sus concentraciones.

Aumento en la migración metálica que trae comoconsecuencia la interrupción de vías metálicas con grandensidad de corriente, como las alimentaciones.

Aumento en el riesgo de fracturas en los materiales quecomponen el chip, tales como óxidos, metales, sustratos,etc., dado el diferente coeficiente de dilatación de losmismos


mismos.

Disipación de potencia y su Disipación de potencia y su d ió (III)d ió (III)reducción (III)reducción (III)

Para evitar este tipo de problemas, se deben mantenerlas diferentes resistencias térmicas en los mínimoslas diferentes resistencias térmicas en los mínimosque la tecnología permita.

Así la resistencia entre chip y encapsulado viene dada por Así, la resistencia entre chip y encapsulado viene dada porel tipo de material de encapsulado utilizado.

Se suele utilizar carburo de silicio (CSi), óxido de berilioSe suele utilizar carburo de silicio (CSi), óxido de berilio(BeO), o de alumnio (Al2O3), entre otros, por suspropiedades mecánicas y de baja resistencia térmica.

El di i d ti i ió t l di i ió d El disipador tiene por misión aumentar la disipación deenergía por medio de radiación, aumentando artificialmentela superficie radiante de la cápsula.

Finalmente, el ventilador, en caso de haber sido incluido,tiene por misión impedir que el aire caliente en contacto conl di i d l l ó i l d


el disipador se acumule en la zona próxima, elevandoartificialmente la temperatura del chip.

Velocidad de relojVelocidad de reloj

La disipación de potencia de un subsistema de relojdado es proporcional a la frecuencia de éste.p p

Ello es así porque los sistemas CMOS sólo disipan energíadurante las transiciones entre un estado y otro.

En tecnologías que vayan a conmutar con tantarapidez se procura reducir la tensión de alimentaciónrapidez se procura reducir la tensión de alimentación,reduciendo asimismo las tensiones umbral de los dostransistores, para que la potencia disipada sea menor.

Ello hace que la frecuencia del reloj sea un elemento decontrol primordial de la potencia disipada.

Ej. computadores portátiles, PDAs, sistemas embarcados ensatélites, sistemas sin mantenimiento posible, alimentablesmediante baterías solares, etc.


,

Costes de fabricación y su Costes de fabricación y su d ió (I)d ió (I)reducción (I)reducción (I)

En términos generales los factores a tener enEn términos generales, los factores a tener encuenta se pueden dividir en:

Costes escalables proporcionales al número de chipsproducidos.

Costes proporcionales al número de tirajes necesarios(entendiendo por tiraje el número de obleas que

d d l )pueden ser procesadas a la vez).

Costes fijos, no escalables con el número de chipsproducidos.


Costes de fabricación y su Costes de fabricación y su d ió (II)d ió (II)reducción (II)reducción (II)

Ejemplos de coste por chip para diferentes tamañosEjemplos de coste por chip para diferentes tamañosde tiraje.

Es importante destacar que a partir de un determinadop q pvolumen de producción los costes fijos hacen que el preciopor chip se estabilice.

Número de Chips (Nc) 100 1.000 10.000 100.000 1.000.000

Número de Tirajes (Nt) 1 1 1 10 100Número de Tirajes (Nt) 1 1 1 10 100

Número de Obleas (No) 1 10 100 1.000 10.000

Coste fabricación por chip (Cfc) 255,99€ 26,68€ 3,75€ 1,95€ 1,77€

Coste producción por chip (Cpc) 486,39€ 50,69€ 7,12€ 3,70€ 3,36€

Coste total por chip (Ctc) 632,31€ 65,90€ 9,26€ 4,81€ 4,37€

Coste total de la producción (Ctp) 63 231€ 65 898€ 92 574€ 481 142€ 4 366 825€


Coste total de la producción (Ctp) 63.231€ 65.898€ 92.574€ 481.142€ 4.366.825€

Costes de fabricación y su Costes de fabricación y su d ió (III)d ió (III)reducción (III)reducción (III)

Los grandes tirajes resultan a precios muchosLos grandes tirajes resultan a precios muchosmás competitivos.

Para reducir costes cuando los tirajes son bajos se Para reducir costes, cuando los tirajes son bajos sesuelen juntar diferentes tipos de chips diseñados pordiferentes grupos de ingeniería, dentro de un mismo

d f b i ió lproceso de fabricación, en lo que se conoce comochips multiproyecto.

Otra posibilidad para abaratar costes es recurrir alestilo de diseño conocido como gate array, donde elcontenido de un chip viene “precocinado” de modo quecontenido de un chip viene precocinado , de modo quese incluye lógica combinacional, así como dispositivosde almacenamiento y registro en un esquema

bl


programable.

Costes de fabricación y su Costes de fabricación y su d ió (IV)d ió (IV)reducción (IV)reducción (IV)

Evolución de los costes de la instrumentación deEvolución de los costes de la instrumentación delitografiado.


Ley de Moore (I)Ley de Moore (I)

La tendencia, por la cual el número de elementosd t ió di ibl id d d áde conmutación disponibles por unidad de áreaen un sistema integrado se ha ido incrementandoen forma exponencial, fue prevista ya por uno deen forma exponencial, fue prevista ya por uno delos fundadores de Intel, Gordon Moore, en 1965.

La predicción establece que el número de dispositivos La predicción establece que el número de dispositivosintegrados por unidad de área se duplicaba cada 18meses.

La tendencia marcada por la ley de Moore ha venidocumpliéndose bastante acertadamente.

“No exponential is forever... but we can delay forever”


Ley de Moore (II)Ley de Moore (II)

En este orden de cosas, reina un cierto optimismoentre los principales productores de tecnología deentre los principales productores de tecnología desilicio de que la progresión continúe al menos unadécada más.

Previsiones realizadas en nombre de Intel por el propio Moore.p p


Ley de Moore (III)Ley de Moore (III)

Incidencia en las características principales de los procesostecnológicos recientes en comparación con los que se espera

i t d id l ó isean introducidos en los próximos meses.


Ley de Moore (IV)Ley de Moore (IV)

Previsión de 2000 realizada por el International TechnologyRoadmap for Semiconductors para el año 2005.

Los sistemas VLSI hacia el año 2005

Rasgo mínimo 0 1 micraRasgo mínimo 0,1 micra

Número de transistores 200x106

Núm. equivalente puertas 40x106q plógicas

Tamaño del CI 520 mm2

F i d l j 2 3 5 GHFrecuencia de reloj 2-3,5 GHz

Núm. de conexiones E/S 4.000

Núm. de niveles de con. 7-8Núm. de niveles de con. 7 8

Tensión de alimentación 0,9-1,2 V

Potencia disipada 160 W


Ley de Moore (V)Ley de Moore (V)

Previsiones de 2002 realizada por el International TechnologyRoadmap for Semiconductors.Roadmap for Semiconductors.

Propiedades 2001 2002 2003 2004 2005 2006 2007Propiedades 2001 2002 2003 2004 2005 2006 2007

Rasgo mínimo (nm) 130 115 100 90 80 70 65

Num. niveles conexión 10 10 12 13 14 14 14

Tensión alimentación (V) 1,1 1,0 1,0 1,0 0,9 0,9 0,7

Densidad DRAM (Gbits/cm2) 0,42 0,54 0,91 1,15 1,46 1,85 2,35

Núm. máximo de pines 1200 1320 1452 1600 1760 1936 2140

Disipación de potencia (W) 130 140 150 160 170 180 190

Frecuencia de reloj (GHz) 1 684 2 317 3 088 3 990 5 173 5 631 6 739Frecuencia de reloj (GHz) 1,684 2,317 3,088 3,990 5,173 5,631 6,739


La reducción de escala (I)La reducción de escala (I)

Una de las consecuencias principales de lamejora progresiva en los procesos tecnológicosmejora progresiva en los procesos tecnológicoses el aumento de precisión.

La precisión conlleva una reducción de la escala de los La precisión conlleva una reducción de la escala de losdispositivos, permitiendo integrar más componentespor unidad de superficie.

La reducción de escala presenta un impactot i l t i d l di itinotorio en las prestaciones de los dispositivos

integrados que no debe ser ignorado.

Implicaciones de la reducción de escala en losparámetros eléctricos más significativos de losdispositivos


dispositivos.

La reducción de escala (II)La reducción de escala (II)

Evolución del rasgo mínimo y del tamaño depuerta de los dispositivos en el tiempo.puerta de los dispositivos en el tiempo.


La reducción de escala (III)La reducción de escala (III)

Para comprender cómo los rasgos de los dispositivospueden influir en los parámetros eléctricos asociados a los

i h d l f dmismos, hay que comprender la forma en que puedellevarse a cabo el escalado en los sistemas integrados.

Las posibilidades de reducción son las siguientes:

El escalado a campo constante puede mantener lascaracterísticas eléctricas de un dispositivo MOS en un factor decaracterísticas eléctricas de un dispositivo MOS en un factor deescala α si se escalan simultáneamente los siguientes factores:todas las dimensiones de objetos (incluyendo las perpendicularesa la superficie) las tensiones de funcionamiento y las densidadesa la superficie), las tensiones de funcionamiento y las densidadesde impurificación.

El escalado a voltaje constante, donde se modifican lasdimensiones de los objetos, pero se mantiene constante VDD paragarantizar la compatibilidad eléctrica.

Escalado lateral donde sólo se cambia la longitud de la puerta de


Escalado lateral, donde sólo se cambia la longitud de la puerta delos dispositivos.

La reducción de escala (IV)La reducción de escala (IV)

Parámetros afectados por escalado a campoconstante con un factor dado α:

Longitud (L).

Es evidente que quedará reducida en un factor de 1/α Es evidente que quedará reducida en un factor de 1/α.

Anchura (W).

También quedará afectada por un factor de reducción de1/α.

Espesor del óxido (t ) Espesor del óxido (tox).

Se verá reducido asimismo en un factor de 1/α.

Á d t (W L) Área de puerta (W·L).

Evidentemente, su reducción resultará del producto delas de los rasgos de longitud y de anchura es decir


las de los rasgos de longitud y de anchura, es decir,vendrá reducida en un factor de 1/α2.

La reducción de escala (V)La reducción de escala (V)

Resistencia de canal.

La relación de aspecto se mantiene y por tanto la La relación de aspecto se mantiene y por tanto laresistencia de canal se mantendrá constante.

Ganancia del transistor Ganancia del transistor.

Una reducción de 1/α sobre L, W y tox producirá sobre laganancia un incremento de valor α.

Ganancia de puerta.

Si L, W y tox se reducen en la misma proporción (1/α), Cp

experimentará una reducción asimismo de 1/α


experimentará una reducción asimismo de 1/α.

La reducción de escala (VI)La reducción de escala (VI)

Retardo de puerta.

Tomándolo como el producto de la resistencia de canal Tomándolo como el producto de la resistencia de canalpor la capacidad de puerta, se verá afectado por unareducción de 1/α.

Tensión de alimentación.

Se reducirá en un factor de 1/α Se reducirá en un factor de 1/α.

Campo eléctrico en el óxido de puerta.

Al ser una proporción entre la diferencia de potencial enlos dos lados del óxido (policristalino y sustrato) y elespesor del óxido si ambas magnitudes se escalanespesor del óxido, si ambas magnitudes se escalancomo 1/α, el campo eléctrico se mantendrá constante.De hecho a este modelo de escalado se le denomina de


campo constante.

La reducción de escala (VII)La reducción de escala (VII)

Corriente de canal.

A partir de [21] se puede ver que la resistencia de A partir de [21] se puede ver que la resistencia desaturación del transistor MOS valdrá:

de modo que si como se ha visto β experimenta unaumento proporcional a α, y las tensiones se reducen enproporción a 1/α, la corriente se reducirá también en 1/α.

Densidades de corriente Densidades de corriente.

Si se reduce la dimensión transversal (anchura) de laspistas de metal silicio policristalino y difusiones asípistas de metal, silicio policristalino, y difusiones asícomo sus espesores, en proporción a 1/α, y lascorrientes en la misma proporción, la densidad decorriente definida como corriente por unidad de área


corriente, definida como corriente por unidad de áreatransversal, aumentará en proporción a α.

La reducción de escala (VIII)La reducción de escala (VIII)

Disipación estática.

Se debe principalmente a las corrientes de fugas. Si lasSe debe principalmente a las corrientes de fugas. Si lascorrientes se reducen en proporción a 1/α, y las tensiones dealimentación también, cabe esperar que la disipación estáticalo haga en proporción a 1/α2.g p p

Disipación dinámica.

Es la que se disipa en la carga y descarga capacitiva. Resultaq p g y g pproporcional a la capacidad de puerta, al cuadrado de latensión de alimentación y a la frecuencia de reloj:

de modo que si Cp y VDD experimentan reducciones de valor1/α, la potencia disipada se reduciría en proporción a 1/α3.p p p pAhora bien, si el retardo de puerta se reduce en 1/α, lafrecuencia de reloj podría incrementarse en proporción a α, demodo que la reducción real alcanzable aprovechando al

2


máximo la velocidad de reloj sería de 1/α2.

La reducción de escala (IX)La reducción de escala (IX)

Densidad de potencia disipada.

Es la potencia disipada por unidad de superficie. Si lasuperficie se reduce en proporción a 1/α2 y lasdisipaciones estática y dinámica lo hacen también en lamisma proporción, la densidad de potencia por unidad desuperficie se mantendrá constante independientementesuperficie se mantendrá constante, independientementedel escalado.

Producto potencia por retardo Producto potencia por retardo.

Teniendo en cuenta que la potencia se escala como 1/α2

y el retardo como 1/α el producto de ambos se reduciráy el retardo como 1/α, el producto de ambos se reduciráen proporción a 1/α3.


Progresión tecnológica esperable en Progresión tecnológica esperable en l ó i ñl ó i ñlos próximos añoslos próximos años

Capas de interconexiónCapas de interconexión.

Tamaño de las obleas.

Rasgo mínimo.

Espesor del óxido de puerta.Espesor del óxido de puerta.

Mejoras en el canal.

El transistor de puerta trilateral.

La tensión de alimentación.

Densidad de integración.

R l d d


Reescalado de rasgos.

Capas de interconexión (I)Capas de interconexión (I)

Los procesos tecnológicos más novedosostrabajan con 7 capas de metal que permiten unatrabajan con 7 capas de metal, que permiten unagran versatilidad en la interconexión.

Si b d b id d l Sin embargo, deben ser muy cuidadosos con larealización de conexiones entre capas de diferentesniveles para garantizar la fiabilidad del procesoniveles, para garantizar la fiabilidad del proceso.

En general las reglas de diseño fuerzan a realizarEn general, las reglas de diseño fuerzan a realizarobjetos de mayor tamaño con las capas de metalmás externas.


Capas de interconexión (II)Capas de interconexión (II)

Niveles de interconexionado de metales en tecnologíade 90 nm (corte al microscopio).( p )

Destacan los leves desalineamientos resultantes del proceso tecnológico, lo


cual justifica claramente la necesidad de establecer reglas de diseño quegaranticen la funcionalidad de los sistemas.

Tamaño de las obleasTamaño de las obleas

Otro de los límites tecnológicos está en el tamañode las obleas que pueden producirse conde las obleas que pueden producirse confiabilidad suficiente para ser productivas con unaalta tasa de circuitos funcionalmente correctos.

Contribuye a la reducción del precio por chip,según se comentó anteriormente.

Actualmente este límite está en los 300 mm. Actualmente este límite está en los 300 mm.

Una oblea de estas dimensiones puede dar lugar a unmáximo de 352 chips del tamaño presentado en elmáximo de 352 chips del tamaño presentado en eldiseño, con dimensiones aproximadas de 0,94x1,69cm.


Rasgo mínimo (I)Rasgo mínimo (I)

La instrumentación para conseguir esta reducción delrasgo mínimo es un aspecto clave.g p

Es el conjunto de instrumentación que permite latransferencia ordenada de imágenes desde las máscaras alas obleas, salvaguardando la precisión del proceso.

Su coste supone una parte importante de los costes deti ió ti l t d l hiamortización a repercutir en el coste del chip.

El principal límite a dicha progresión se halla en laEl principal límite a dicha progresión se halla en ladificultad de realizar procesos fotolitográficos másallá de ciertas dimensiones mínimas.

Luz ultravioleta que se emplea con esta finalidad tiene unalongitud de onda de alrededor de 193 nm, unas 2 vecesmayor que el rasgo mínimo de 90 nm


mayor que el rasgo mínimo de 90 nm.

Rasgo mínimo (II)Rasgo mínimo (II)

Rasgo mínimo de diferentes procesos tecnológicoscomparado con diferentes estructuras biológicas.


Espesor del óxido de puerta (I)Espesor del óxido de puerta (I)

Otra de las fronteras en el proceso deminiaturización es el espesor del óxido de puerta.miniaturización es el espesor del óxido de puerta.

Es deseable reducir dicho espesor, pues la influenciaeléctrica será mayor cuanto menor sea ésteeléctrica será mayor cuanto menor sea éste,permitiendo menores tensiones umbral.

Sin embargo espesores reducidos fomentarán que el Sin embargo, espesores reducidos fomentarán que elefecto túnel entre la puerta y el sustrato se ponga derelieve, con lo que aumentará la proporción de las

i t d fcorrientes de fugas.

Además, cualquier fallo en el óxido, como unadi l ió l i d t d ldislocación, o la presencia de cargas atrapadas en elmismo, podrá inutilizar fácilmente el dispositivo al queafecte.


afecte.

Espesor del óxido de puerta (II)Espesor del óxido de puerta (II)

Evolución del espesor del óxido con el paso del tiempo,donde se ve cómo el rasgo ha alcanzado ya casi ladi ió d l tdimensión del nanometro.


Espesor del óxido de puerta (III)Espesor del óxido de puerta (III)

Puerta de óxido dePuerta de óxido desilicio vista por elmicroscopio deefecto túnel.

Las protuberancias sonpátomos individuales.

Se puede apreciar lap pestructura hexagonaldel monocristal desilicio en el sustrato.


Espesor del óxido de puerta (IV)Espesor del óxido de puerta (IV)

En la figura anterior se comprueba como elespesor del óxido puede ser comparable comomucho a 5 capas atómicas de silicio.

Esto pone de manifiesto la sutileza de dicha estructura,y la rigurosidad con la que habrá que tratar todo lo queafecte a su procesado.


Mejoras en el canal (I)Mejoras en el canal (I)

Vista al corte de un transistor con canal de 50 nm yrealizado con un proceso tecnológico de 90nm.

Electrodo de puertacompuesto por unacapa de nitruro depsilicio y otra desilicio policristalino.


Mejoras en el canal (II)Mejoras en el canal (II)

La región del sustrato situada debajo del terminal depuerta es un bloque de sustrato sometido a esfuerzod ti i t bj t d j l dde estiramiento, con objeto de esponjar la redcristalina que lo forma.

Este esponjamiento tienepor misión reducir lainteracción del flujointeracción del flujoelectrónico contra la redcristalina del sustrato queforma el canal, mejorando lamovilidad, reduciendo laresistencia, y aumentandola transconductancia.


El transistor de puerta trilateral (I)El transistor de puerta trilateral (I)

Una propuesta igualmente relevante desde el punto dela eficiencia del dispositivo es la llamada puertap ptrilateral, que aumenta en tamaño eficaz del canal sinaumentar el tamaño real del dispositivo.


El transistor de puerta trilateral (II)El transistor de puerta trilateral (II)

En este dispositivo el drenador y de la fuente se solapancon la puerta en una estructura tridimensional.con la puerta en una estructura tridimensional.

Ello hace que la superficie del canal sea mayor, ocupando no sóloel plano normal a la superficie del sustrato, sino también losl l t l d t t t l li ili i d t lplanos laterales de contacto entre el polisilicio de puerta y el

monocristal del sustrato, separados por óxido fino.

Toda la estructura queda soportada sobre óxido grueso.

Se persigue de esta forma disponer de dispositivos conSe pe s gue de esta o a d spo e de d spos t os couna buena transconductancia y un menor porcentaje defugas, ya que éstas redundan en una mayor disipación depotencia y en peores prestaciones a la hora de componerpotencia y en peores prestaciones a la hora de componersubsistemas dinámicos.


El transistor de puerta trilateral (III)El transistor de puerta trilateral (III)

En el momento actual el porcentaje de potenciadisipada por fugas es aproximadamente un 10% deldebido a la operación normal de los dispositivos.


La tensión de alimentación (I)La tensión de alimentación (I)

La potencia disipada, tanto la activa como ladebida a las fugas, es directamente dependientedebida a las fugas, es directamente dependientede la tensión de alimentación VDD.

El aumento en la frecuencias de reloj con los El aumento en la frecuencias de reloj, con loscorrespondientes aumentos en disipación, ha idoacompañado de reducciones sucesivas en la tensiónd li t ióde alimentación.

Inicialmente los dispositivos pMOS se Inicialmente los dispositivos pMOS sealimentaban con tensiones de 18 V.

Posteriormente, y con tecnología nMOS se pasa alos 12 V.


La tensión de alimentación (II)La tensión de alimentación (II)

A finales de los años setenta comienzan a aparecerprocesadores alimentados a 5 V, tendencia que durahasta bien entrados los años noventa.

Por el interés que existía en mantener compatibilidad conl i l d t ió d l i t TTLlos niveles de conmutación de los sistemas TTL.

A partir de ese momento, y ante la necesidad deA partir de ese momento, y ante la necesidad dereducir drásticamente la energía disipada se inicia unproceso de reducción de la tensión de alimentaciónde los cores o núcleos de los sistemas integradosde los cores o núcleos de los sistemas integrados.

Manteniendo la compatibilidad externa por medio de lógicaintegrada en los bonding padsintegrada en los bonding pads.

Con la tecnología actual la tensión de alimentación es


gde 1,1 V.

Densidad de integración (I)Densidad de integración (I)

Los progresos tecnológicos de los últimos tiemposhan permitido la realización de sistemas con altadensidad que permiten la integración de unidadesmuy eficaces con impacto directo en las prestacionesde los procesadoresde los procesadores.


Reescalado de rasgosReescalado de rasgos

Otro tipo de estructuras con alta regularidad queson susceptibles de producir grandes densidadesp p gde integración son las memorias dinámicas.


Tema 8Tema 8 “F t t ló i l“Factores tecnológicos en la...

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