Microeletrônica

Aula 17

Prof. Fernando Massa Fernandes

(Prof. Germano Maioli Penello)

http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html

Sala 5017 E

fernando.fernandes@uerj.br

https://www.fermassa.com/Microeletronica.php

Resistores, capacitores e MOSFETs

2

Já vimos todas as camadas (máscaras) responsáveis pelo processamento de dispositivos.

Neste momento, veremos em mais detalhes os leiautes de resistores, capacitores e MOSFETs.

Cap. 5 Revisão

Capacitores

3

Processos CMOS podem conter uma segunda camada de polisilício chamada poly2.

Importante para:Capacitores poly-polyMOSFETsDispositivos de portas flutuantes (EPROM, memória FLASH, por exemplo)

Revisão

Capacitores

4

Processos CMOS podem conter uma segunda camada de polisilício chamada poly2.

Importante para:Capacitores poly-polyMOSFETsDispositivos de portas flutuantes (EPROM, memória FLASH, por exemplo)

Muzaffer A. Siddiqi, Dynamic RAM technology advancements, CRC 2013

Revisão

Capacitores

5

Espessura entre as camadas poly (tox) é a mesma do GOX.

Leiaute e seção reta

C´ox – capacitância específica (por área)

Revisão

Capacitores

6

Espessura entre as camadas poly (tox) é a mesma do GOX.

Leiaute e seção reta

C´ox – capacitância por área

Capacitância mínima 100 fF (canal longo) e 10 fF (canal curto)

Revisão

Capacitores

7

Parasíticos

A maior capacitância parasítica é a entre o poly1 e o substrato (bottom plate parasitic –parasítico da placa inferior). Pode chegar a 20% do valor de capacitância desejado entre poly1 e poly2.

Revisão

Capacitores

8

Dependência com tensão e temperatura

Coeficiente de temperatura:

Coeficiente de tensão:

Revisão

MOSFET

9

Já sabemos como criar um MOSFET, a partir de agora veremos os detalhes de como otimizar o leiaute de um MOSFET para reduzir os efeitos parasíticos.

Revisão

MOSFET

10

Difusão lateral

O dopante difunde lateralmente criando um MOSFET de comprimento Leff

Revisão

MOSFET

11

A implantação LDD (lightly doped drain) é feita para minimizar a difusão lateral.Depois da LDD é feita a deposição de um espaçador e só então a dopagem p+ ou n+ é realizada.

Revisão

MOSFET

12

A implantação LDD (lightly doped drain) é feita para minimizar a difusão lateral.Depois da LDD é feita a deposição de um espaçador e só então a dopagem p+ ou n+ é realizada.

Imagem mais realística da difusão

Revisão

MOSFET

13

Oxide encroachment (invasão do óxido)

Durante o crescimento do óxido, o FOX invade a região ativa e reduz a área do transistor. Para compensar, o leiaute pode ser aumentado antes de fazer a máscara que define a região ativa.

Revisão

MOSFET

14

Capacitância parasítica de depleção de fonte (S) e dreno (D)

Modelo SPICE:

Não confundir capacitância de depleção (polarização reversa) com capacitância de difusão (polarização direta)!

Revisão

MOSFET

15

Resistência parasítica de fonte e dreno

O comprimento da região ativa aumenta a resistência parasítica em série com o MOSFET, determinada pelo número de quadrados na fonte (NRS) e dreno (NSD)

NRS = comprimento da fonte / largura da fonte

Resistência de folha incluída no modelo SPICE como rsh (confira o valor no processo C5)

Revisão

MOSFET

16

Long-length (Comprimento longo)

O comprimento é obtido pela interseção entre o poly e a região ativa (acompanhando o sentido da corrente).

Veremos adiante no curso que o MOSFET de comprimento longo tem uma resistência efetiva de chaveamento mais elevada

O que está faltando neste leiaute para construir um MOSFET real?

Revisão

MOSFET

17

Large-Width (Largura grande)

O que está faltando neste leiaute para construir um MOSFET real?

A largura é obtida pela interseção entre o poly e a região ativa. (perpendicular ao sentido da corrente)

Largura total é a soma das larguras

Conexão em paralelo

Revisão

MOSFET

18

A mesma abordagem pode ser feita para aumentar o comprimento do MOSFET

Conexão em série

Nomenclatura

larguracomprimento

10/2

Revisão

MOSFET

19

Capacitância parasítica

As capacitância parasíticas de depleção dependem da área da região ativa. Neste desenho, a área do S é maior que a do D.

Revisão

MOSFET

20

Capacitância parasítica

Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS)

Maior capacitância

NMOS. Área S maior que D

PMOS.Área S maior que D

Menor capacitância

Revisão

MOSFET

21

Capacitância parasítica

Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS)

Verifique qual é a maior resistência no caminho de descarga dos capacitores da figura à direita considerando o MOSFET como chave.

Maior capacitância

NMOS. Área S maior que D

PMOS.Área S maior que D

Menor capacitância

Revisão

MOSFET

22

Capacitância parasítica

Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS)

A menor capacitância descarrega pelos dois capacitores (maior resistência no caminho de descarga) enquanto a maior capacitância não carrega nem descarrega (conectada ao terra).

Maior capacitância

NMOS. Área S maior que D

PMOS.Área S maior que D

Menor capacitância

Revisão

MOSFET

23

Capacitância parasítica

Dispositivo operando na região de depleção. Não há canal entre o dreno e fonte.

Capacitância de porta depende da extensão da difusão lateral» Sobreposição entre a área do canal e a difusão lateral

Os parâmetros CGDO (gate-drain overlap capacitance) e CGSO são estipulados no modelo SPICE. Confira os valores no modelo do processo C5.

Revisão

MOSFET

24

Capacitância parasítica

Dispositivo operando na região de inversão forte (strong inversion region)

Capacitância de porta não depende da extensão da difusão lateral» Depende da área do canal

Canal formado entre o dreno e a fonte

Revisão

MOSFET

25

Capacitância parasítica de depleção de fonte (S) e dreno (D)

Modelo SPICE:

Não confundir capacitância de depleção (polarização reversa) com capacitância de difusão (polarização direta)!

Revisão

MOSFET

26

Capacitância parasítica

→ Operando na região de depleção a capacitância de porta depende da extensão da difusão lateral

Capacitância parasítica de depleção de fonte (S) e dreno (D) em relação ao corpo (substrato) → Cj,sd

Capacitância parasítica entre terminais

Entre porta (G) e fonte (S) → CgsEntre porta (G) e dreno (D) → Cgd

→ Operando na região de inversão forte a capacitância de porta não depende da extensão da difusão lateral

Revisão

MOSFET

27

Capacitância parasítica

Os modelos do MOSFET devem incluir capacitâncias entre seus terminais e que essas capacitâncias dependem da região de operação do MOSFET.

Imagem SEM

Quantos transistores temos nesta imagem?

Revisão

Exemplos de leiautes

28

Capacitores apenas com camadas de metal.Processos com apenas uma camada poly não dá pra fazer capacitor poly-poly

Desprezando a capacitância de bordas (placas de área grande)

Ex: Capacitor de 1pF 50aF/m2 com área de lados de 100 m e 200m.Problema! Capacitância metal1 substrato grande! ~80% a 100%!

Respostas mais lentas e desperdício de energia

Exemplos de leiautes

29

Capacitores apenas com camadas de metal.

Processos com apenas uma camada poly não dá pra fazer capacitor poly-poly

Driblando o problema

Ex: Capacitor de 1pF 50aF/m2 com área de lados de 100 m e 66m. Área reduzida por 1/3 (considerando que as espessuras entre os metais são iguais.)

Normalmente o valor absoluto não importa, o importante é a razão entre capacitores.

Desprezando a capacitância de bordas (placas de área grande)

Exemplos de leiautes

30

Capacitores apenas com camadas de metal.Processos com apenas uma camada poly não dá pra fazer capacitor poly-poly

Normalmente o valor absoluto não importa, o importante é a razão entre capacitores.

Ex: Resistor tipo capacitor-comutado Efeito de R > 1MΩ (menor atraso)

vin →v1vout → v2

Exemplos de leiautes

31

Capacitores apenas com camadas de metal.

Efeito de franjas (efeito de borda)

Capacitância entre metais da mesma camada.

Tipicamente 50 aF/m vs. 25 aF/m da capacitância de borda com o substrato

“Visualizar as linhas de campo ajuda na interpretação das capacitâncias parasíticas dominantes” => Capacitância entre o substrato é reduzida

Exemplos de leiautes

32

Capacitores apenas com camadas de metal.

Capacitância entre vias (também chamada de capacitor lateral).

Tipicamente 500 aF/m vs. 25 aF/m da capacitância de borda com o substrato

A adição de vias aumenta a capacitância lateral, mas não linearmente.

Exemplos de leiautes

33

Capacitores apenas com camadas de metal.Capacitância com o topo

Para evitar acoplamento no topo, uma placa aterrada é colocada acima do capacitor.

Permite que sinais digitais ruidosos possam ser utilizados evitando interferência.

Exemplos de leiautes

34

Resistores de polisilício

Melhor performance quando necessita-se de razões precisas entre resistências (não forma junções pn como a resistência de poço-n).

Melhor casamento, melhor comportamento em função da temperatura e tensão

Em geral, tamanho mínimo da largura e comprimento de 10 a 100

Por exemplo, para um processo de canal-curto, onde = 50 nm, a largura mínima do resistor de poli será de 500 nm.

Resistores largos dissipam melhor o calor – menores efeitos de eletromigração → R = ρ (L/A)

35

Exemplos de leiautesResistores de polisilício

Em geral, tamanho mínimo da largura e comprimento de 10 a 100Resistores largos dissipam melhor o calor – menores efeitos de eletromigração)

36

Exemplos de leiautesResistores de polisilício

Modulação de condutividade

Metal com potencial maior acima do polisilício atrai elétrons causando regiões de resistividade baixa

Para reduzir modulação da condutividade:•Evitar metal acima do resistor de polisilício•Aumentar a distância entre o metal e o polisilício (metais das camadas superiores)•Inserir escudo de condução aterrado como no capacitor

37

Exemplos de leiautesResistores de polisilício

Exemplo: Conversor digital analógico(DAC) tipo rede resistiva com pesosBinários.

http://www.paulotrentin.com.br/eletronica/conversor-dac-atraves-da-rede-de-escada-r2r/

https://www2.pcs.usp.br/~labdig/pdffiles_2009/2498-convDA-2005.pdf

*Exemplo de aplicação de um amplificador somador.

Rede resistiva tipo R-2R →

(MSB)

(LSB)

38

Exemplos de leiautesResistores de polisilício

Rede resistiva tipo R-2R(R-2R resistor string)

Leiaute mínimo (área mínima)

Conversor digital analógico(DAC) integrado comtecnologia CMOS

http://www.paulotrentin.com.br/eletronica/conversor-dac-atraves-da-rede-de-escada-r2r/

39

Exemplos de leiautesResistores de polisilício

http://www.paulotrentin.com.br/eletronica/conversor-dac-atraves-da-rede-de-escada-r2r/

Por que usar dummy?

Rede resistiva tipo R-2R(R-2R resistor string)

40

Exemplos de leiautesResistores de polisilício

http://www.paulotrentin.com.br/eletronica/conversor-dac-atraves-da-rede-de-escada-r2r/

Rede resistiva tipo R-2R(R-2R resistor string)

*Se a área ocupada não for problema, a rede capacitiva proporcionaria maior precisão!

41

Exemplos de leiautesResistores de polisilício

http://www.paulotrentin.com.br/eletronica/conversor-dac-atraves-da-rede-de-escada-r2r/

Onde ficam o MSB, LSB, Term. e Vout?

Rede resistiva tipo R-2R(R-2R resistor string)

42

Exemplos de leiautesResistores de polisilício

http://www.paulotrentin.com.br/eletronica/conversor-dac-atraves-da-rede-de-escada-r2r/

VoutMSB Term.LSB

Rede resistiva tipo R-2R(R-2R resistor string)

Modelos para projetos digitais

43

Após ver alguns detalhes da fabricação dos MOSFETs, agora veremos modelos que utilizaremos em designs digitais

De uma forma simples, o MOSFET é analisado em projetos digitais como uma chave logicamente controlada.

Modelos para projetos digitais

44

Um dos pontos importantes em um circuito digital é o tempo de resposta do MOSFET. Para determinar o tempo de resposta, temos que associar ao MOSFET uma capacitância e uma resistência.

Efeito Miller

Considere o seguinte circuito:

Inicialmente: Vin = VDD e Vout = 0

Se as tensões mudarem: Vin = 0 e Vout = VDD

Modelos para projetos digitais

45

Efeito Miller

Considere o seguinte circuito:

Inicialmente: Vin = VDD e Vout = 0

Se as tensões mudarem: Vin = 0 e Vout = VDD

A carga final fornecida é

Modelos para projetos digitais

46

Efeito Miller

Neste exemplo, a capacitância vista pela fonte de entrada e de saída é o dobro da capacitância conectada entre a entrada e a saída

Usaremos este resultado para construir um modelo de MOSFET para análise digital.

Modelo de MOSFET digital

47

Resistência de chaveamento efetiva

Inicialmente o MOSFET está desligado (VGS = 0) e o dreno está em VDD. Aplicando instantaneamente uma tensão VDD na porta a corrente ID que flui inicialmente é:

Modelo de MOSFET digital

48

Resistência de chaveamento efetiva

Como estimar uma resistência para este resultado?

Modelo de MOSFET digitalResistência de chaveamento efetiva

Como estimar uma resistência para este resultado?

Inverso da inclinação da reta

49

Modelo de MOSFET digitalResistência de chaveamento efetiva

50

Modelo inicial para um MOSFET chaveando

Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido.

Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência.

Modelo de MOSFET digitalResistência de chaveamento efetiva

51

O modelo feito aqui não inclui a redução da mobilidade observada em dispositivos submicron. Um melhor resultado é obtido através de valores medidos ou simulados:

NMOS de canal longo (fator de escala de 1 m e VDD = 5V)

PMOS de canal longo (fator de escala de 1 m e VDD = 5V)

mobilidade do elétron é maior que a do buraco

Modelo de MOSFET digitalResistência de chaveamento efetiva

52

MOSFETs de canal curto não seguem a lei quadrática para a corrente!

Usamos a corrente Ion para estimar a resistência

Vsat→ velocidade de saturação do portador.

Modelo de MOSFET digitalResistência de chaveamento efetiva

53

MOSFETs de canal curto não seguem a lei quadrática para a corrente!

NMOS de canal curto

PMOS de canal curto

Usamos a corrente Ion para estimar a resistência

Modelo de MOSFET digitalResistência de chaveamento efetiva

54

MOSFETs de canal curto não seguem a lei quadrática para a corrente!

NMOS de canal curto (fator de escala de 50 nm e VDD =1V)

PMOS de canal curto (fator de escala de 50 nm e VDD =1V)

Usamos a corrente Ion para estimar a resistência

(10/1)

(10/1)

Modelo de MOSFET digitalResistência de chaveamento efetiva

55

MOSFETs de canal curto não seguem a lei quadrática para a corrente!

NMOS de canal curto (fator de escala de 50 nm e VDD =1V)

PMOS de canal curto (fator de escala de 50 nm e VDD =1V)

Usamos a corrente Ion para estimar a resistência

Equações reescritas para modelar o incremento de resistência quando L > ~2

Modelo de MOSFET digitalEfeitos Capacitivos

56

Adicionando efeitos das capacitâncias no modelo

Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão – cálculo melhor é feito com simulações)

Capacitância é vista como 2(Cox/2) = Cox

Modelo de MOSFET digitalEfeitos Capacitivos

57

Adicionando efeitos das capacitâncias no modelo

Modelo melhorado

Modelo de MOSFET digitalConstante de tempo

58

Qual é a velocidade de chaveamento do MOSFET?

Constante de tempo n = RnCox

Canal longo:

Mais lento - quadraticamente com LIndependente de WMais rápido para VDD maior

Canal curto:

Mais lento linearmente com LIndependente de WMais lento para VDD maior

Modelo de MOSFET digital

Resumo

59

Tempo de transição e de atraso

60

Relembrando

Tempo de transição e de atraso

61

Tempo de subida - tr

Tempo de descida- tf

Tempo de subida da saída- tLH

Tempo de descida da saída- tHL

Tempo de atraso low to high - tPLH Tempo de atraso high to low - tPHL

Tempo de transição e de atraso

62

No nosso modelo digital:

Ctot = capacitância total entre o dreno e o terra.

Modelo simplificado para ser usado no cálculo a mão apenas!

Exemplo

63

Descarga Carga

Exemplo

64

Descarga Carga

Canal longo

Canal curto (maior resistência de canal)

Exemplo

65

Descarga Carga

66

Simulação

Exemplo

Projeto digital

67

Por que NMOS e PMOS têm tamanhos diferentes?

Projeto digital

68

Por que NMOS e PMOS têm tamanhos diferentes?

Casamento da resistência de chaveamento efetiva