A.O.C Arquitetura e Organizao de Computadores

Prof: Carlos Euzbio

Mateus Roberto Alves

RA: 2840481523026

ADS Noturno

O que so Flip- Flops

Na lgica combinacional, as clulas bsicas para a construo dos circuitos so as portas

lgicas, j na lgica sequencial, as clulas bsicas so os circuitos biestveis ou

chamados flip-flop. So amplamente utilizados por causa de sua caracterstica de

"memria". O flip-flop pode ser utilizado para armazenar um bit, ou um digito binrio.

A informao armazenada em um conjunto de flip-flop pode representar o valor de um

contador, um caractere ASCII em uma memria de um computador ou qualquer outra

parte de uma informao. O flip-flop lembra o estado anterior de mquina, e a lgica

digital utiliza este estado para calcular o prximo estado. Um flip-flop tipicamente

inclui zero, um ou dois sinais de entrada, um sinal de clock, e um sinal de sada, apesar

de muitos flip-flop comerciais proverem adicionalmente o complemento do sinal de

sada. Alguns flip-flop tambm incluem um sinal da entrada clear, que limpa a sada

atual. Como os flip-flop so implementados na forma de circuitos integrados, eles

tambm necessitam de conexes de alimentao. A pulsao ou mudana no sinal do

clock faz com que o flip-flop mude ou retenha seu sinal de sada, baseado nos valores

dos sinais de entrada e na a no existe equao caracterstica do flip-flop.

De forma geral podemos representar o flip-flop como um bloco onde temos 2 sadas:

"Q" e "Q*" (Q linha), entrada para as variveis e uma entrada de controle (Clock). A

sada Q ser a principal do bloco. Este dispositivo possui basicamente dois estados de

sada. Para o flip-flop assumir um destes estados necessrio que haja uma combinao

das variveis e do pulso de controle (Clock). Aps este pulso, o flip-flop permanecer

neste estado at a chegada de um novo pulso de clock e, ento, de acordo com as

variveis de entrada, mudar ou no de estado. Quatro tipos de flip-flop possuem

aplicaes comuns em sistemas de clock sequencial: estes so chamados o flip-flop T

("toggle"), o flip-flop S-R ("set-reset"), o flip-flop J-K e o flip-flop D("delay").

O comportamento de um flip-flop descrito por sua equao caracterstica, que prev a

"prxima" (aps o prximo pulso de clock) sada, Qnext, em termos dos sinais de

entrada e/ou da sada atual Q. O primeiro flip-flop eletrnico foi inventado em 1919 por

William Eccles e F. W. Jordan. Ele foi inicialmente chamado de circuito de disparo

Eccles-Jordan. O nome flip-flop posterior descreve o som que produzido em um alto-

falante conectado a uma sada de um amplificador durante o processo de chaveamento

docircuito..

Flip-Flop JK e JK Master-Slave

Flip Flop JK

O circuito da figura abaixo representa um flip-flop JK que uma variao do RS

sncrono, no qual foi includa uma nova realimentao das sadas Q e Q s portas

logicas de entrada.

Neste Flip-Flop, as entradas J e K executam respectivamente as funes set e reset. Seu

funcionamento similar ao do flip-flop RS sncrono com exceo da condio de

entrada J=1 e K=1 na qual, logo que o pulso de clock muda de 0 para 1, as sadas Q e Q se complementam, ou seja, passam de 0 e 1 para 1 e 0 ou vice versa. Esta

complementao das sadas e a realimentao s portas logicas de entrada provocam

sucessivas complementaes (oscilao) enquanto o pulso de clock encontra-se em

nvel logico 1.

A figura 2 mostra a tabela-verdade deste flip-flop

Figura 2 Tabela Verdade do Flip-Flop JK

Esta oscilao na condio J=1 e K=1 tambm no so desejveis, pois, trata-se de uma

instabilidade do circuito.

Figura 1 Flip Flop JK

Flip-Flop JK Master-Slave (Mestre-Escravo)

O circuito da figura 3 representa um flip-flop denominado JK mster-slave (mestre-

escravo) formado por dois flip-flops RS sncronos ligados em cascata com um inversor

entre a entrada de clock do primeiro (mster ou mestre) e a entrada de clock do segundo

(slave ou escravo), alm de outra realimentao que vem das sadas Q e Q as portas

logicas de uma entrada.

Figura 3 Flip-Flop JK Master-Slave

A oscilao no flip-flop JK anterior, na condio J=1 e K=1, era causada devido

complementao das sadas e a realimentao deste s entradas do; circuito.

J, no flip-flop JK mster-slave, para J=1 e K=1, tem-se o seguinte:

Quando CK=1, o flip-flop mster est habilitado e, ento, X e Y complementam-se, mas esta mudana no altera as sadas Q e Q, pois o flip-flop slave encontra-se desabilitado (CK=0). Portanto no havendo mudana em Q e Q, que esto realimentadas s entradas do circuito, X e Y no se alteram mais.

Quando CK=0, o flip-flop slave esta habilitado (CK=1), provocando uma mudana nas sadas Q e Q, no alternando novamente X e Y pela realimentao, pois , agora o flip-flop mster que se encontra desabilitado.

Isto significa que para J=1 e K=1, na subida do pulso de clock, X e Y complementam-

se apenas uma vez e, na descida do pulso de clock, as sadas Q e Q complementam-se tambm apenas uma vez, permanecendo estveis at que um novo pulso de clock

completo (subida e descida) seja aplicado entrada CK.

A tabela-verdade deste flip-flop, bem como seu smbolo lgica, esto mostrados na

figura 4.

Figura 4- Tabela-Verdade e Smbolo Lgico do Flip-Flop JK Master-Slave

Alm de resolver o problema da oscilao, este flip-flop tem uma outra caracterstica

interessante que fato das sadas se atualizarem somente na descida do pulso de clock,

sendo, por isso, chamado de sensvel boda de descida ou transio negativa.

Para transform-lo num flip-flop sensvel borda de subida ou transio positiva, basta

acrescentar um inversor na entrada de CK.

Observao:

Os smbolos utilizados para representar uma entrada de clock sensvel s transies

negativa e positiva so:

Flip-Flop JK Master-Slave com Preset e Clear

O flip-flop JK mster-slave pode ser melhorado introduzindo-se duas outras entradas

muito uteis, a saber, preset (PR) e clear (CL). Estas entradas atuam diretamente nas

sadas Q e Q independente do pulso de clock e do nvel lgico das entradas J e K, sendo, por isso, chamadas de assncronas, como mostra a figura 5.

Figura 5 Flip-Flop JK Master-Slave com Preset e Clear

A figura 6 mostra a tabela-verdade deste flip-flop, bem como seu smbolo lgico.

Figura 6 Tabela-Verdade e Smbolo Lgico do Flip-Flop JK Master-Slave com

Preset e Clear

As entradas PR e CL so ativas em nvel lgico 0 e tm a funo de forar a sada Q para 1 (preset ativo) ou para 0 (clear ativo).

Com as entradas preset e clear desativadas (PR=1 e CL=1), o flip-flop funciona normalmente, ou seja, suas sadas dependem de J,K e CK.

Obviamente, as entradas preset e clear no podem ficar ativos simultaneamente (PR=0 e CL=0), caso contrario, tem-se um novo erro lgico nas sadas.

Flip-Flop T

O flip-flop T uma variao do JK mster-slave.

A figura 7 representa um flip-flop JK mster-slave com as entradas curto-circuitadas,

formando um flip-flop T.

Figura 7 Flip-Flop T

Deste modo, tem-se J=K, ou seja:

Se T=0, ento J=0 e K=0 e, portanto, as sadas futuras do flip-flop permanecero iguais (Qf = Qa e Qf = Qa);

Se T=1, ento J=1 e K=1 e, portanto, as sadas futuras do flip-flop sero o complemento das atuais (Qf = Qa e Qf= Qa).

A figura 8 mostra a tabela-verdade do flip-flop T, bem como seu smbolo lgico.

Figura 8 - Tabela-Verdade e Smbolo Lgico do Flip-Flop T