Aulas Práticas Eletronica Digital II

1

Eletrônica Digital II

Exemplo de um CI com encapsulamento DIP.

Diagrama do CI 74XX76.

Esquema interno do protoboard e colocação do CI com ligações.

2

Aula Prática 1

Ensaio 1 – Um Flip-Flop JK

a) Objetivo: Testar e observar o funcionamento do flip-flop JK

b) Material Utilizado: CI 74XX76

c) Montar o circuito da Figura 1 e completar a Tabela 1. (74XX76 = VCC pino 5 e GND

pino13)

Figura 1 – Um Flip-Flop JK

Ensaio 2 – Dois Flip-Flops JK

a) Objetivo: Testar e observar o funcionamento de dois flip-flops JK

b) Material Utilizado: CI 74XX76.

c) Montar o circuito da Figura 2 e completar a Tabela 2 (74XX76 = VCC pino 5 e GND

pino13)

Figura 2 – Dois Flip-Flops JK

3

Ensaio 3 – Flip-Flop JK configurado com T

a) Objetivo: Testar e observar o funcionamento de um flip-flop JK configurado como T.


c) Montar o circuito da Figura 3 e completar a Tabela 3

(74XX76 = VCC pino 5 e GND pino13)

Figura 3 –Flip-Flops JK configurado como T.

Ensaio 4 – Flip-Flop JK configurado com D

a) Objetivo: Testar e observar o funcionamento de um flip-flop JK configurado como D.


c) Montar o circuito da Figura 4 e completar a Tabela 4 - (74XX76 = VCC pino 5 e GND

pino13)

Figura 4 –Flip-Flops JK configurado como D.

4

Resultados da Aula Prática 1

Nomes:________________________________________________________________

________________________________________________________________

________________________________________________________________

Bancada:_________________ Kit: _____________________

Ensaio 1 – Um Flip-Flop JK

Entradas Saí das

J K Preset Clear Clock Q Q

A B C D E L1 L0

0 1 0 0 0 1 0 0 1 1 0 1 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 0 0 0 1 1 1 0 1 1 1 0 0 1 1 1 1 1 0 1 1 0 1 0 1 1 1 0 0 1 1 0 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1

Tabela 1 - Flip-Flop JK

Ensaio 2 – Dois Flip-Flops JK

Entradas Saídas

J K Preset Clear Clock Q (11) Q (10) Q (15) Q (14)

A B C D E L3 L2 L1 L0

0 1 0 0 0 1 0 0 1 1 0 1 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1

5

0 0 1 1 0 0 0 1 1 1 0 1 1 1 0 0 1 1 1 1 1 0 1 1 0 1 0 1 1 1 0 0 1 1 0 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1


Ensaio 3 –Flip-Flop JK configurado como T

Entradas Saí das

J e K Preset Clear Clock Q Q

A C D B L1 L0

1 0 0 0

1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 0 0 1 1 1 0 1 1 0 0 1 1 1

Tabela 3 - Flip-Flop JK configurado como T

Ensaio 4 –Flip-Flop JK configurado como D

Entradas Saí das

J Preset Clear Clock Q Q

A C D B L1 L0

0 0 0 0

0 0 1 1 0 1 0 0 0 0 1 1

6

0 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 0 0 1 1 1 0 1 1 0 0 1 1 1

Tabela 4 - Flip-Flop JK configurado como D

Aula Prática 2

Ensaio 1 – Flip-Flop JK

a) Objetivo: Observar o funcionamento do flip-flop e a necessidade da aplicação de um

pulso completo de Clock para que o dispositivo atue corretamente. b) Material Utilizado:

CI 74XX76.

c) Montar o circuito da Figura 5 e completar a Tabela 5. (74XX76

= VCC pino 5 e GND pino13)

Figura 5 – Flip-Flop JK

Ensaio 2 - Flip-Flop D

a) Objetivo: Observar que a transferência de informação da entrada D para a saída ocorre

na subida do Clock, e que as entradas podem mudar de estado durante a permanência do

Clock em 1 ou 0, sem alteração da saída.

7


c) Montar o circuito da Figura 6 e completar a Tabela 6.

(74XX74 = VCC pino 14 e GND pino 7)

Figura 6 – Flip-Flop D

Ensaio 3 – Flop D com Preset e Clear

a) Objetivo: Observar na tabela de funcionamento que um 0 na linha do Preset faz Q ir

para nível 1, e um 0 na linha Clear faz a saída Q ir para 0, e que as linhas Preset e Clear

têm prioridade sobre as outras linhas de entrada. b) Material Utilizado: CI 74XX74

c)Montar o Circuito da Figura 7 e completar a Tabela 7.


Figura 7 – Flip-Flop D com Clear e Preset

Ensaio 4 – Flip-Flop D (tempo de Set-up)

a) Objetivo: Observar na tabela de funcionamento que quando a chave C vai de 0 para

1, a saída deveria mudar pois a entrada está com 1. Isto não ocorre devido ao tempo

de setup.

8


c) Montar o Circuito da Figura 8 e e completar a Tabela 8


Figura 8 – Flip-Flop D para teste do tempo de set-up

Ensaio 5 – Flop D (com atraso na linha de clock)

a) Objetivo: Observar na tabela de funcionamento que o atraso devido a inserção das

portas inversoras proporciona um funcionamento correto do flip-flop. b) Material

Utilizado: CI 74XX74 e CI 74XX04

c) Montar o Circuito da Figura 9 e Completar a Tabela 9.

(74XX74 = VCC pino 14 e GND pino 7) e (74XX04 = VCC pino 14 e GND pino 7)

Figura 9 – Flip-Flop D com atraso na linha de clock

9


Nomes:________________________________________________________________

________________________________________________________________

________________________________________________________________

Bancada:_________________ Kit: _____________________


Entradas Saí das

J K Clock Q Q

A B C L1 L0

0 0 0 0 0 1 0 0 0 1 0 0 1 0 1 1 0 0 0 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 1 0

Tabela 5 – Tabela de funcionamento do Flip-Flop 74XX76


Entradas Saí das

D Clock Q Q

A C L1 L0

0 0 0 1 0 0 1 0 1 1 1 0 1 1 0 1 1 1 0 1


10

Ensaio 3 – Flip-Flop D com Preset e Clear

Entradas Saídas

Preset Clear Clock D Q Q

A B C D L1 L0

1 1 0 0 1 1 1 0 1 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 0 0 1 1 0 1 1 0 0 1 1 0 0 0 0

Tabela 7 – Tabela de funcionamento do Flip-Flop 74XX74 com Clear e Preset

Ensaio 4 – Flip-Flop D (tempo de Set-up)

Entradas Saí das

D = CLK Clear Q Q

C B L1 L0

0 0 0 1 1 1

Tabela 8 – Tabela de funcionamento do Flip-Flop D (tempo de Set-up)

Ensaio 5 – Flop D (com atraso na linha de clock)

Entradas Saí das

D = CLK Clear Q Q

A B L1 L0

0 0 0 1 1 1

Tabela 9 – Tabela de funcionamento do Flip-Flop D (com atraso em clock)

11

Aula Prática 3


a) Objetivo: Observar o funcionamento do flip-flop e a necessidade da aplicação de um

pulso completo de Clock para que o dispositivo atue corretamente. b) Material

Utilizado: CI 74XX76

c) Montar o Circuito da Figura 10 e completar a Tabela 10.




a) Objetivo: Observar que a transferência de informação da entrada D para a saída ocorre

na subida do Clock, e que as entradas podem mudar de estado durante a permanência do

Clock em 1 ou 0, sem alteração da saída. b) Material Utilizado: CI 74XX74

c)Montar o Circuito da Figura 11 e completar a Tabela 11.



12


a) Objetivo: Observar na tabela de funcionamento que um 0 na linha do Preset faz Q ir

para nível 1, e um 0 na linha clear faz a saída Q ir para 0, e que as linhas Preset e Clear

têm prioridade sobre as outras linhas de entrada. b) Material Utilizado: CI 74XX74



Figura 12 – Flip-Flop D com Clear e Preset

Ensaio 4 – Flip-Flop T utilizando um JK

a) Objetivo: Observar que um JK pode ser ligado de forma a obter um flip-flop T e que

neste caso, seu funcionamento respeita a tabela do flip-flop T. b) Material Utilizado:

CI 74XX76

c) Montar o circuito da Figura 13 e completar a Tabela 13. (74XX76

= VCC pino 5 e GND pino13)


13


Nomes:________________________________________________________________

________________________________________________________________

________________________________________________________________

Bancada:_________________ Kit: _____________________


Entradas Saídas Q

J K Clock

A B C L1 L0

0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 1 1 0 0 0 0 1 1 1 1 0 1 0 1 1 1 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 0 1


14


Entradas Saí das

D Clock

A C L1 L0

0 0 0 1 0 0 1 0 1 1 1 0 1 1 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 0 0 0



Entradas Saídas

Preset Clear Clock D

A B C D L1 L0

1 1 0 0 1 1 1 0 1 1 0 0 0 1 0 0 0 1 1 0 1 1 0 0 1 0 0 0 1 0 0 1 1 0 1 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1 0

Tabela 12 – Tabela de funcionamento do Flip-Flop 74XX74 com Clear e Preset

15

Ensaio 4 – Flip-Flop T utilizando um JK

Entradas Saídas Q

J K Clock

A B C L1 L0

0 0 0 0 0 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 0 0 1 0 0 0 1 1 0 1 1 1 1 1 0 0 0 1

Tabela 13 – Tabela de funcionamento do Flip-Flop 74XX76 com a configuração do tipo T.

16

Aula Prática 4


a) Objetivo: Observar o funcionamento do flip-flop JK.


c) Montar o circuito da Figura 14 e completar a Tabela 14 e o Diagrama 1 (74XX76 =

VCC pino 5 e GND pino13)


Ensaio 2 – Flip-Flop D

a) Objetivo: Observar o funcionamento do flip-flop D.


c) Montar o circuito da Figura 15 e completar a Tabela 15 e o Diagrama 2



17

Ensaio 3 – Flip-Flop T

a) Objetivo: Observar o funcionamento do flip-flop T.


c) Montar o circuito da Figura 16 e completar a Tabela 16 e o Diagrama 3.


Figura 16 – Flip-Flop K


a) Objetivo: Observar o funcionamento do flip-flop JK.


c) Montar o circuito da Figura 17 e completar a Tabela 17 e o Diagrama 4 (74XX76 =

VCC pino 5 e GND pino13)

Figura 17 – Flip-Flop JK Ensaio 5 – Flip-Flop D.

18


a) Objetivo: Observar o funcionamento do flip-flop D.





Ensaio 6 – Flip-Flop T

a) Objetivo: Observar o funcionamento do flip-flop T.





19


Nomes:________________________________________________________________

________________________________________________________________

________________________________________________________________

Bancada:_________________ Kit: _____________________


Entradas Saí das


A B C D E L1 L0

0 0 0 0 0

0 0 0 0 1

0 0 1 0 0

0 1 1 0 1

1 0 1 0 0

1 1 1 0 1

0 0 0 1 0

0 1 0 1 1

1 0 0 1 0

1 1 0 1 1

0 0 1 1 0

0 0 1 1 1

0 1 1 1 0

0 1 1 1 1

1 0 1 1 0

1 0 1 1 1

1 1 1 1 0

1 1 1 1 1


J

K

PR

CL

CLK

Q

Diagrama 1 - Flip-Flop JK

20


Entradas Saí das

D Preset Clear Clock Q Q

A B C D L1 L0

0 0 0 0 0 0 0 1 0 1 0 0

1 1 0 1 0 1 0 0 1 1 0 1

0 0 1 0 1 0 1 1 0 0 1 0 1 0 1 1

1 1 1 0 1 1 1 1 0 1 1 0

0 1 1 1 1 1 1 0 0 1 1 1

0 1 1 0 1 1 1 1

Tabela 15 - Flip-Flop D

D

PR

CL

CLK

Q Diagrama 2 - Flip-Flop D

21

Ensaio 3 - Flip-Flop T

Entradas Saí das


A B C D E L1 L0

0 0 0 0 0 0 0 0 0 1 0 0 1 0 0

1 1 1 0 1 1 1 1 0 0 0 0 1 0 1

0 0 0 1 0 0 0 0 1 1

1 1 0 1 0

1 1 0 1 1 1 1 1 1 0 1 1 1 1 1

1 1 1 1 0 0 0 1 1 1 0 0 1 1 0

0 0 1 1 1 1 1 1 1 0 1 1 1 1 1

Tabela 16 - Flip-Flop T

J

K

PR

CL

CLK

Q Diagrama 3 - Flip-Flop T

22


Entradas Saí das


A B C D E L1 L0

0 0 1 1 0

0 0 1 1 1 0 0 0 1 0 0 1 1 0 1

1 0 0 1 0 1 1 1 0 1 0 0 0 1 0

0 1 1 0 1 1 0 0 1 0 1 1 1 0 1

0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 0 1 1 0 1

1 0 0 1 0 1 0 1 0 1 1 1 0 1 0

1 1 1 0 1


J

K

PR

CL

CLK

Q

Diagrama 4 - Flip-Flop JK

23


Entradas Saí das

D Preset Clear Clock Q Q

A B C D L1 L0

0 0 1 0 0 1 0 1

0 1 1 0 0 1 1 1 1 1 1 0

1 1 1 1 1 1 1 0

1 1 1 1

0 1 1 0 0 1 1 1

1 1 1 0

1 1 1 1 0 1 1 0 0 1 1 1

1 1 1 0 1 1 1 1 0 1 0 0 1 0 1 1

Tabela 18 - Flip-Flop D

D

PR

CL

CLK

Q Diagrama 5 - Flip-Flop D

24

Ensaio 6- Flip-Flop T

Entradas Saí das


A B C D E L1 L0

1 1 0 1 0 1 1 1 0 1 1 1 1 1 0

1 1 1 1 1 1 1 1 1 0 1 1 1 1 1

1 1 1 1 0 1 1 1 1 1

1 1 1 1 0

1 1 1 1 1 1 1 1 1 0 1 1 1 1 1

1 1 1 1 0 1 1 1 1 1 1 1 1 1 0

1 1 1 1 1 1 1 1 1 0 1 1 1 1 1

Tabela 19 - Flip-Flop T

J

K

PR

CL

CLK

Q Diagrama 6 - Flip-Flop T

25

Aula Prática 5

Ensaio 1 – Contador Assíncrono crescente

a) Objetivo: Observar o funcionamento do contador assíncrono crescente.

b) Material Utilizado: 2 CI 74XX76

c) Montar o circuito da Figura 20 e completar a Tabela 20. (74XX76 = VCC pino 5 e

GND pino13)

Figura 20 - contador assíncrono crescente

Ensaio 2 – Contador Assíncrono decrescente

a) Objetivo: Observar o funcionamento do contador assíncrono decrescente.



GND pino13)

Figura 21 - contador assíncrono decrescente

26

Ensaio 3 Contador Assíncrono crescente controlado

a) Objetivo: Observar o funcionamento do contador assíncrono crescente controlado.




Figura 22 - contador assíncrono crescente controlado

27


Nomes:________________________________________________________________

________________________________________________________________

________________________________________________________________

Bancada:_________________ Kit: _____________________

Ensaio 1 – Contador Assíncrono crescente

Clear Clock Saídas

A C L3 L2 L1 L0

0 x 1

1

1

1

1 1

1 1 1 1

1

1

1 1

1 1 1 1

0 1 1 1

Tabela 20 – Contador Assíncrono crescente

28

Ensaio 2 Contador Assíncrono decrescente

Preset Clock Saídas

A C L3 L2 L1 L0

0 X 1

1

1

1 1 1 1

1 1 1 1 1

1 1 1

1

1

1

0 1 1

1

Tabela 21 – Contador Assíncrono Decrescente

29

Ensaio 3 Contador Assíncrono crescente controlado

Clear Controle Clock Saídas

A B C L3 L2 L1 L0

0 X x 1 0

1 1

1 1

1 1 1 1 1 1 1 1

1 0 1 0 1 1 1 1 1 1

1 1 1 0 1 1

1 1

1 1

1 1

1 0 1 1 1 1

1 1

Tabela 22 – Contador Assíncrono Crescente Controlado

30

Aula Prática 6

Ensaio 1 – Contador síncrono crescente

a) Objetivo: Observar o funcionamento do contador síncrono crescente.

b) Material Utilizado: 2 CI 74XX76 1 CI 74XX00 1 CI 74XX10



(74XX00 e 74XX10 = VCC pino 14 e GND pino 7)

Figura 23 - contador assíncrono crescente controlado

31

Ensaio 2 – Contador de décadas

a) Objetivo: Observar o funcionamento do contador de décadas.




Figura 24 - contador de décadas

Tabela para Reset/Contagem do CI 74XX90

32


Nomes:________________________________________________________________

________________________________________________________________

________________________________________________________________

Bancada:_________________ Kit: _____________________

Ensaio 1 – Contador síncrono crescente

Clear Clock Saídas

A C L3 L2 L1 L0

0 x 1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

0

1

1

Tabela 23 – Contador síncrono Crescente

33


Entradas Reset/Contagem Entradas Saídas

R0(1) R0(2) RG(1) RG(2) A QD QC QB QA

E F G H A L3 L2 L1 L0

1 1 X 0 X

1 1 0 X X

X X 1 1 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

1 1 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

1 1 0 X X

0 X X 0

0 X X 0

0 X X 0

0 X X 0

0 X X 0

1 1 X 0 X

X 0 0 X

X 0 0 X

X 0 0 X

X 0 0 X

X 0 0 X

X 0 0 X

1 1 X 0 X

X 0 X 0

X 0 X 0

X 0 X 0

X 0 X 0

X 0 X 0

X 0 X 0

Tabela 24 – Contador de Décadas

34

Aula Prática 7


a) Objetivo: Observar o funcionamento do contador de décadas.

b) Material Utilizado: 1 CI 74XX90.



Figura 25 - contador de décadas

35

Ensaio 2 – Contadores em cascata

a) Objetivo: Observar o funcionamento dos contadores em cascata


Montar o circuito da Figura 26 e completar a Tabela 26.

(74XX90 VCC pino 5 e GND pino 10)

Figura 26 – contadores em cascata

Tabela para Reset/Contagem do CI 74XX90

36


Nomes:________________________________________________________________

________________________________________________________________

________________________________________________________________

Bancada:_________________ Kit: _____________________


Entradas Reset/Contagem

Entrada Saídas Saída Em

decimal R0(1) R0(2) RG(1) RG(2) A QD QC QB QA

E F G H A L3 L2 L1 L0

1 1 X X X 0 X 0 X 0 X 0 X

0 X 0 X 0 X 0 X 0 X 0 X 0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X

0 X 0 X 0 X 0 X 0 X 0 X

0 X 0 X 0 X 0 X

Tabela 25 – Contador de Décadas

Ensaio 2 – Contadores em cascata

Entradas Reset Entrada Saídas Saída em Decimal

Dezenas Unidades Dezenas Unidades R0(1) R0(2) R0(1) R0(2) QD QC QB QA QD QC QB Q

A A H B L7 L6 L5 L4 L3 L2 L1 L0

1 1 x 0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

37

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

38

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

0 0

39

Tabela 26 – Contador em cascata

Aula Prática 8

Ensaio 1 – registrador de 4 bits

a) Objetivo: Observar o funcionamento de um registrador de 4 bits.



GND pino 7)

Figura 27 – registrador de 4 bits

Ensaio 2 – registrador de 4 bits melhorado

a) Objetivo: Observar o funcionamento de um registrador de 4 bits. Quando F=0 as

saídas serão 0 (clear), G=0 não se pode carregar o registrador, com G=1 carrega-se as

informações de A,B,C,D, porém com G=0 a informação anterior é mantida no

registrador. b) Material Utilizado: 3 CI 74XX00 e 2 CI 74XX74

c) Montar o circuito da Figura 28 e completar a Tabela 28..



40

Figura 28 – registrador de 4 bits melhorado

Ensaio 3 – registradores de deslocamento a esquerda

a) Objetivo: Observar o funcionamento de um registrador de deslocamento a esquerda.

b) Material Utilizado: 2 CI 74XX74.



Figura 29 – registrador de deslocamento a esquerda

41

Ensaio 4 – registradores de deslocamento a direita

a) Objetivo: Observar o funcionamento de um registrador de deslocamento a direita.



(74XX74 VCC pino 14 e GND pino 7)

Figura 30 – registrador de deslocamento a direita


Nomes:________________________________________________________________

________________________________________________________________

________________________________________________________________

Bancada:_________________ Kit: _____________________

Ensaio 1 – registrador de 4 bits

Entradas Clock Saídas

A B C D H L3 L2 L1 L0

0 0 0 0

0 0 0 0

1 0 0 0

1 1 0 0

1 1 0 1

1 1 1 1

0 0 0 0

0 1 1 0

1 1 0 1

0 1 0 0

0 0 0 1

Tabela 27 – Registrador de 4 bits

42

Ensaio 2 – registrador de 4 bits melhorado

Load (Carga)

Entradas Clock Clear Saídas

G A B C D H F L3 L2 L1 L0

0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 1 1 0 1 1 1 1 1 0 1 0 0 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 1

Tabela 28 – Registrador de 4 bits melhorado

Ensaio 3 – registradores de deslocamento a esquerda

Clear Entrada Clock Saídas

B A C L3 L2 L1 L0

0 X X 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0

Tabela 29 – Registrador de deslocamento a esquerda

Ensaio 4 – registradores de deslocamento a direita

Clear Entrada Clock Saídas

B A C L3 L2 L1 L0

0 X X 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0

Tabela 30 – Registrador de deslocamento a direita

43

Aula Prática 9

Ensaio 1 – Registrador de deslocamento controlado

a) Objetivo: Observar o funcionamento de um registrador de deslocamento controlado.

O B serve como clear para o circuito, D controla o deslocamento quando D=0 não há

deslocamento e assim os dados são mantidos, quando D=1 o registrador no 1º clock

recebe o bit da entrada A, no clock seguinte ocorre o deslocamento para L3 e assim

por diante.

b) Material Utilizado: 3 CI 74XX00 e 2 CI74XX74


(74XX00 e 74XX74 = VCC pino 14 e GND pino 7)

Figura 31 – Registrador de deslocamento controlado

44

Ensaio 2 – Registrador de deslocamento com carga paralela

a) Objetivo: Observar o funcionamento de um registrador de deslocamento com carga

paralela. Quando B=0 e D=0 os dados são mantidos após o clock, quando B=0 e D=1

o registrador e carregado com os dados da entrada, quando B=1 e D=0 o conteúdo

do registrador é deslocado a cada clock.

b) Material Utilizado: 3 CI 74XX00 2 CI 74XX74 1 CI 74XX02 2 CI 74XX10


(74XX00 e 74XX02 e 74XX10 e 74XX74 = VCC pino 14 e GND pino 7)

Figura 32 – registrador de deslocamento com carga paralela

45


Nomes:________________________________________________________________

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________________________________________________________________

Bancada:_________________ Kit: _____________________

Ensaio 1 – Registrador de deslocamento controlado

Clear Deslocamento Entrada Clock Saídas

B D A C L3 L2 L1 L0 0 X X X 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0

Tabela 31 – Registrador de deslocamento controlado

Ensaio 2 – Registrador de deslocamento com carga paralela

Clear Deslocamento Carga Entrada Clock Saídas

VCC/GND B D A E F G H C L3 L2 L1 L0

0 X X X X X X X X 1 0 0 X X X X X 1 0 1 X 1 0 1 0 1 0 1 X 1 1 0 0 1 0 1 X 0 0 0 0 1 1 0 1 X X X X 1 1 0 1 X X X X 1 1 0 1 X X X X 1 1 0 1 X X X X

Tabela 32 – Registrador de deslocamento com carga paralela

46

Aula Prática 10

Ensaio 1 – Comparador A>B

a) Objetivo: Observar o funcionamento de um comparador A>B.




Figura 33 – Comparador A>B

Ensaio 2 – Comparador A<B

a) Objetivo: Observar o funcionamento de um comparador A<B.


c) Montar o Circuito da Figura 34 e completar a Tabela 34. (74XX00 = VCC pino 14 e

GND pino 7) d) Completar a Tabela 2

Figura 34 – Comparador A<B

Ensaio 3 – Comparador A≥B

a) Objetivo: Observar o funcionamento de um comparador A≥B.




Figura 03 – Comparador A≥B

47

Ensaio 4 – Comparador A≤B

a) Objetivo: Observar o funcionamento de um comparador A≤B.




Figura 36 – Comparador A≤B

Ensaio 5 – Comparador A≠B

a) Objetivo: Observar o funcionamento de um comparador A≠B.




Figura 37 – Comparador A≠B

Ensaio 6 – Comparador A=B

a) Objetivo: Observar o funcionamento de um comparador A=B.




Figura 38 – Comparador A=B

48


Nomes:________________________________________________________________

________________________________________________________________ ________________________________________________________________

Bancada:_________________ Kit: _____________________

Ensaio 1 – Comparador A>B

Entradas Saida

A B L0

0 0 0 1 1 0 1 1

Tabela 33 – Comparador A>B

Ensaio 2 – Comparador A<B

Entradas Saida

A B L0

0 0 0 1 1 0 1 1

Tabela 34 – Comparador A<B

Ensaio 3 – Comparador A≥B

Entradas Saida

A B L0

0 0 0 1 1 0 1 1

Tabela 35 – Comparador A≥B

49

Ensaio 4 – Comparador A≤B

Entradas Saida

A B L0

0 0 0 1 1 0 1 1

Tabela 36 – Comparador A≤B

Ensaio 5 – Comparador A≠B

Entradas Saida

A B L0

0 0 0 1 1 0 1 1

Tabela 37 – Comparador A≠B

Ensaio 6 – Comparador A=B

Entradas Saida

A B L0

0 0 0 1 1 0 1 1

Tabela 38 – Comparador A=B

50

Ensaio 7 – Comparador de magnitude

Entradas de Comparação

Entradas de Cascateamento

Saídas

A3 A2 A1 A0 B3 B2 B1 B0 A>B A<B A=B A>B A=B A<B

A B C D E F G H GND GND J L2 L1 L0

1 1 1 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 0 0 1 1 1 1 0 0 0 1 0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 0 0 1 1 1 1 0 0 1 0 1 0 0 1 1 1 1 0 0 1 1 0 0 0 1 1 1 1 0 0 1 1 1 0 0 1 1 1 1 0 1 0 0 0 0 0 1 1 1 1 0 1 0 0 1 0 0 1 1 1 1 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 1 0 0 1 1 1 1 0 1 1 0 0 0 0 1 1 1 1 0 1 1 0 1 0 0 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 0 1 1 1 1 0 0 0

Tabela 38 – Comparador de magnitude

51

Aula Prática 11

Geração e Check de Paridade

Pode-se definir paridade como a adição de um bit a uma palavra binária, para se

assegurar a integridade dos dados. Há dois tipos de paridade: par e ímpar. Para se

gerar uma paridade ímpar, um bit é adicionado a cada palavra de modo que o número

de 1´s na palavra seja impar. Por exemplo, se uma palavra representando um

caractere, quando fornecida por um computador ou outro dispositivo, consiste de 7 bits,

um 8° bit é acrescentado a palavra para tomar o número de 1's no caractere de 8 bits

ímpar. A paridade par é o complemento da paridade ímpar. Se paridade par for usada, o

número de 1's em cada caractere tem que ser par. Este processo de somar um bit para

fazer a paridade par ou ímpar é chamado de geração de paridade.

Exemplo:

Os caracteres X, Y e Z são recebidos de um computador. Gerar um oitavo bit para

manter:

a) Paridade par b) Paridade ímpar.

onde:

X=0101011

Y=0000000

Z=1111111

Solução:

a) Paridade par

X=0101011 o bit de paridade é 0

Y=0000000 o bit de paridade é 0

Z=1111111 o bit de paridade é 1

b) Paridade ímpar

X=0101011 o bit de paridade é 1

Y=0000000 o bit de paridade é 1

Z=1111111 o bit de paridade é 0

Check de Paridade

Cheque de paridade é o processo de se examinar todos n bits de uma palavra, para

determinar se o número de 1's nos n bits é ímpar ou par. e indicar um erro se a

paridade estiver errada.

A Tabela 39 mostra o cheque de paridade ímpar para 4 entradas.

52

Tabela 39 - Cheque de paridade ímpar para 4 entradas

Na Tabela 39, observa-se que o cheque de paridade é 1 se houver um número ímpar de

entradas 1.

Um circuito que satisfaça a Tabela 39 pode ser implementado por OU exclusivos,

conforme mostra a Figura 39.

Figura 39 - Circuito de cheque de paridade Impar

Existe uma relação geral entre circuitos de paridade e gates OU Exclusivos, que é a

seguinte: Se todas saídas de um registrador são ligadas a OU exclusivos, a saída do

circuito OU exclusivo é 1 somente se o número de 1's da palavra de entrada é ímpar.

Geração deParidade

A geração de paridade envolve o acréscimo um bit extra a uma palavra de n bits,

para se produzir a paridade apropriada na palavra de n + 1 bits. Um circuito para gerar a

paridade apropriada pode ser construído usando-se OU Exclusivos. Se, por exemplo, é

requerido paridade. ímpar, a palavra de n bits é checada para paridade ímpar. Se o

número de 1's na palavra de n bits examinada é ímpar, um 0 deve ser escrito no bit de

paridade, e o número impar de 1's na palavra é assim preservado. Se, o número de 1's

for par, um 1 deve ser escrito na palavra de n bits examinada como bit de paridade, de

modo que a palavra de n + 1 bits tenha paridade ímpar.

53

No circuito de cheque de paridade da Figura 39 a geração do bit de paridade é obtida

invertendo-se o bit de cheque.

Ensaio 1 – Cheque de paridade ímpar

a) Objetivo: Observar o funcionamento de um circuito para verificar a paridade ímpar.



GND pino 7)

Figura 40 – Cheque de paridade ímpar

Ensaio 2 – Geração de paridade ímpar

a) Objetivo: Observar o funcionamento de um gerador de paridade ímpar




Figura 41 – Gerador de paridade ímpar


Nomes:________________________________________________________________

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Bancada:_________________ Kit: _____________________

54

Ensaio 1 – Cheque de paridade ímpar

Entradas Saída Cheque de paridade

A B C D L0

0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 0

Tabela 40 – Cheque de paridade impar

Ensaio 2 – Geração de paridade ímpar

Entradas Saída Bit de paridade ímpar

A B C D L0

0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0

Tabela 41 – Geração de paridade impar

Diagrama dos componentes

Aulas Práticas Eletronica Digital II

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