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SACP - José Miguel Vieira dos Santos - V2005 1 VHDL Linguagem para Síntese de Circuitos Digitais José Miguel Vieira dos Santos
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b: BIT_VECTOR(3 DOWNTO 0); -- e.g. descending range
a <= "0101";
b <= "0101";
Equivalente a:
a(0) = '0'; a(1) = '1'; a(2) = '0'; a(3) = '1';
b(0) = '1'; b(1) = '0'; b(2) = '1'; b(3) = '0';
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-- Palavras reservadas a bold.
-- VHDL não distingue m/M
-- (not case sensitive)
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ENTITY
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clk, ld, en:
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IN std_logic_vector(3 DOWNTO 0);
w:
OUT std_logic;
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y:
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z:
OUT std_logic);
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g(0) <= NOT (y AND sel2);
-- Examples of conditional assignments
y <= d WHEN (sel1 = '1') ELSE c;
g(1) <= '0' WHEN (x = '1' AND sel2 = '0') ELSE '1';
-- Example of instantiation
inst1: mand GENERIC MAP (1, 2) PORT MAP (g, h);
inst2: minv GENERIC MAP (1) PORT MAP (h, f);
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