Intel Arria 10 收发器用户指南 · 2020-04-27 · Intel® Arria® 10收发器PHY用户指南...

Intel® Arria® 10 收发器 PHY 用户指南

针对 Intel® Quartus® Prime 设计套件的更新：17.1

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UG-01143 | 2017.11.06

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https://www.intel.com/content/www/us/en/programmable/bin/rssdoc?name=nik1398707230472mailto:[email protected]?subject=Intel%20Arria%2010%E6%94%B6%E5%8F%91%E5%99%A8PHY%E7%94%A8%E6%88%B7%E6%8C%87%E5%8D%97%20(UG-01143%202017.11.06)%20%E7%9A%84%E5%8F%8D%E9%A6%88&body=%E9%9D%9E%E5%B8%B8%E6%84%9F%E8%B0%A2%E6%82%A8%E7%9A%84%E5%8F%8D%E9%A6%88%E3%80%82%E8%AF%B7%E5%9C%A8%E8%AF%84%E8%AE%BA%E4%B8%AD%E6%8C%87%E6%98%8E%E7%9B%B8%E5%85%B3%E7%9A%84%E9%A1%B5%E7%A0%81%E5%92%8C%E6%AE%B5%E8%90%BD%EF%BC%8C%E8%B0%A2%E8%B0%A2%E3%80%82https://www.intel.cn/content/dam/altera-www/global/zh_CN/pdfs/literature/hb/arria-10/ug_arria10_xcvr_phy_ch.pdfhttps://www.intel.cn/content/www/cn/zh/programmable/documentation/nik1398707230472.html

内容

1. Arria® 10 收发器 PHY 概述................................................................................................. 81.1. 器件收发器的布局....................................................................................................9

1.1.1. Arria 10 GX 器件收发器的布局..................................................................... 101.1.2. Arria 10 GT 器件收发器的布局..................................................................... 141.1.3. Arria 10 GX 和 GT 器件的封装详情................................................................ 151.1.4. Arria 10 SX 器件收发器的布局......................................................................161.1.5. Arria 10 SX 器件的封装详情........................................................................ 18

1.2. 收发器 PHY 体系结构概述........................................................................................191.2.1. 收发器 Bank 的体系结构.............................................................................. 191.2.2. PHY 层收发器组件..................................................................................... 241.2.3. 收发器锁相环............................................................................................261.2.4. 时钟生成模块 (CGB).................................................................................. 27

1.3. 校准................................................................................................................... 28

2. 实现 Arria 10 收发器中的协议.............................................................................................. 292.1. 收发器设计 IP 模块................................................................................................. 292.2. 收发器设计流程......................................................................................................30

2.2.1. 选择和例化 PHY IP 内核............................................................................... 302.2.2. 配置 PHY IP 内核....................................................................................... 322.2.3. 生成 PHY IP 内核....................................................................................... 332.2.4. 选择 PLL IP 内核........................................................................................ 332.2.5. 配置 PLL IP 内核........................................................................................ 352.2.6. 生成 PLL IP 内核........................................................................................ 362.2.7. 复位控制器 .............................................................................................. 362.2.8. 创建重配置逻辑..........................................................................................362.2.9. 连接 PHY IP 到 PLL IP 内核和复位控制器.......................................................... 372.2.10. 连接数据通路 .........................................................................................372.2.11. 进行模拟参数设置..................................................................................... 372.2.12. 编译设计................................................................................................ 372.2.13. 验证设计的功能性..................................................................................... 38

2.3. Arria 10 收发器协议和 PHY IP 支持........................................................................... 382.4. 使用 Arria 10 收发器 Native PHY IP 内核.................................................................... 42

2.4.1. 预置(Preset)............................................................................................ 442.4.2. 普通参数和数据通路参数...............................................................................442.4.3. PMA 参数................................................................................................472.4.4. 增强型 PCS 参数 ....................................................................................... 502.4.5. 标准 PCS 参数.......................................................................................... 562.4.6. PCS Direct ............................................................................................ 602.4.7. 动态重配置参数..........................................................................................602.4.8. PMA 端口................................................................................................652.4.9. 增强型 PCS 端口........................................................................................ 682.4.10. 标准 PCS 端口......................................................................................... 772.4.11. IP 内核文件位置....................................................................................... 802.4.12. 未使用的收发器 RX 通道............................................................................. 82

内容

Intel® Arria® 10 收发器 PHY 用户指南反馈

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2.4.13. 不支持的特性...........................................................................................832.5. Interlaken..........................................................................................................83

2.5.1. 元帧格式和成帧层控制字..............................................................................842.5.2. Interlaken 配置时钟和绑定..........................................................................862.5.3. 如何在 Arria 10 收发器中实现 Interlaken.........................................................922.5.4. 设计实例.................................................................................................. 962.5.5. Interlaken 的 Native PHY IP 参数设置........................................................... 96

2.6. Ethernet........................................................................................................... 1012.6.1. 千兆以太网(GbE)和采用 IEEE 1588v2 的 GbE................................................. 1012.6.2. 10GBASE-R、采用 IEEE 1588v2 的 10GBASE-R 和具有 FEC 的 10GBASE-R 种类 ..1132.6.3. 10GBASE-KR PHY IP Core .......................................................................1242.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP 内核........................................ 1492.6.5. 1G/2.5G/5G/10G 多速率以太网 PHY IP 内核.................................................. 1802.6.6. XAUI PHY IP 内核....................................................................................1942.6.7. 缩略语.................................................................................................. 207

2.7. PCI Express (PIPE)............................................................................................ 2082.7.1. PIPE 的收发器通道数据通路.........................................................................2092.7.2. 所支持的 PIPE 特性................................................................................... 2092.7.3. 如何连接 PIPE Gen1、Gen2 和 Gen3 模式的 TX PLL.........................................2182.7.4. 如何在 Arria 10 收发器中实现 PCI Express* (PIPE)........................................ 2242.7.5. PIPE 的 Native PHY IP 参数设置.................................................................. 2262.7.6. PIPE 的 fPLL IP 参数内核设置...................................................................... 2312.7.7. PIPE 的 ATX PLL IP 参数内核设置.................................................................2322.7.8. PIPE 的 Native PHY IP 端口........................................................................2352.7.9. PIPE 的 fPLL 端口..................................................................................... 2412.7.10. PIPE 的 ATX PLL 端口.............................................................................. 2432.7.11. 到 TX 去加重的预置映射............................................................................2442.7.12. 如何对 PIPE 配置布局通道......................................................................... 2442.7.13. Gen3 数据速率的 PHY IP Core for PCIe (PIPE)链路均衡..................................2512.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria 10 PCIe 设计

(Hard IP(HIP)和 PIPE) (仅用于调试)............................................................ 2542.8. CPRI................................................................................................................255

2.8.1. CPRI 的收发器通道数据通路和时钟................................................................ 2562.8.2. CPRI 支持的特性 .................................................................................... 2572.8.3. CPRI 的手动模式下的字对齐器......................................................................2582.8.4. 如何在 Arria 10 收发器中实现 CPRI.............................................................. 2592.8.5. CPRI 的 Native PHY IP 参数设置.................................................................261

2.9. 其它协议............................................................................................................ 2652.9.1. 使用 Enhanced PCS 的"Basic (Enhanced PCS)"和"Basic with KR FEC" 配置........ 2652.9.2. 使用标准 PCS 的基本/自定义协议和带有速率匹配配置的基本/自定义协议.................. 2762.9.3. 实现 Arria 10 GT 通道的设计考量................................................................. 2932.9.4. 如何实现 PCS Direct 收发器配置规则............................................................. 299

2.10. 仿真收发器 Native PHY IP 内核..............................................................................3002.10.1. NativeLink 仿真流程............................................................................... 3012.10.2. Scripting IP 仿真................................................................................... 3052.10.3. 定制仿真流程......................................................................................... 306

内容

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3


3. PLL 和时钟网络............................................................................................................... 3103.1. PLL.................................................................................................................. 312

3.1.1. 使用 ATX PLL 和 fPLL 时发送 PLL 的间距指南................................................... 3123.1.2. ATX PLL................................................................................................ 3133.1.3. fPLL......................................................................................................3213.1.4. CMU PLL............................................................................................... 329

3.2. 输入参考时钟源...................................................................................................3333.2.1. 专用参考时钟管脚..................................................................................... 3343.2.2. 接收器输入管脚........................................................................................ 3353.2.3. 作为输入参考时钟源的 PLL 级联.................................................................... 3353.2.4. 参考时钟网络...........................................................................................3363.2.5. 作为输入参考时钟的全局时钟或内核时钟..........................................................336

3.3. 发送器时钟网络...................................................................................................3363.3.1. x1 时钟线...............................................................................................3363.3.2. x6 时钟线...............................................................................................3373.3.3. xN 时钟线.............................................................................................. 3383.3.4. GT 时钟线.............................................................................................. 340

3.4. 时钟生成模块.......................................................................................................3423.5. FPGA 内核逻辑 - 收发器接口时钟..............................................................................3433.6. 发送器数据路径接口时钟.........................................................................................3453.7. 接收器数据通路接口时钟.........................................................................................3463.8. 未使用/空闲时钟线要求.......................................................................................... 3483.9. 通道绑定............................................................................................................ 348

3.9.1. PMA 绑定............................................................................................... 3483.9.2. PMA 和 PCS 绑定......................................................................................3503.9.3. 选择通道绑定方案..................................................................................... 3513.9.4. 偏移计算................................................................................................ 351

3.10. PLL 反馈和级联时钟网络....................................................................................... 3523.11. 使用 PLL 和时钟网络............................................................................................ 356

3.11.1. Non-bonded 配置.................................................................................. 3563.11.2. Bonded 配置.........................................................................................3603.11.3. 实现 PLL 级联........................................................................................ 3653.11.4. 混合和匹配实例...................................................................................... 3663.11.5. 时序收敛建议......................................................................................... 369

4. 复位收发器通道................................................................................................................3704.1. 何时需要复位？ ...................................................................................................3704.2. 收发器 PHY 实现...................................................................................................3714.3. 如何进行复位？....................................................................................................372

4.3.1. Model 1: 默认模型................................................................................... 3724.3.2. Model 2: 确认模型................................................................................... 3804.3.3. 复位和断电信号影响的收发器模块.................................................................. 385

4.4. 使用收发器 PHY 复位控制器.....................................................................................3864.4.1. 参数化收发器 PHY 复位控制器 IP...................................................................3874.4.2. 收发器 PHY 复位控制器参数.........................................................................3884.4.3. 收发器 PHY 复位控制器接口.........................................................................3904.4.4. 收发器 PHY 复位控制器资源使用................................................................... 393

内容


4


4.5. 使用用户编码复位控制器.........................................................................................3934.5.1. 用户编码复位控制器信号............................................................................. 393

4.6. 合并状态或 PLL 锁定信号 ....................................................................................... 3944.7. Bonded PCS 和 PMA 通道的时序约束........................................................................ 395

5. Arria 10 收发器 PHY 体系结构.......................................................................................... 3985.1. Arria 10 PMA 体系结构.........................................................................................398

5.1.1. 发送器................................................................................................... 3985.1.2. 接收器................................................................................................... 4015.1.3. 环回......................................................................................................411

5.2. Arria 10 Enhanced PCS 体系结构.......................................................................... 4125.2.1. 发送器数据路径....................................................................................... 4135.2.2. 接收器数据路径....................................................................................... 421

5.3. Arria 10 Standard PCS 体系结构........................................................................... 4285.3.1. 发送器数据路径........................................................................................ 4295.3.2. 接收器数据路径........................................................................................ 434

5.4. Arria 10 PCI Express Gen3 PCS 体系结构................................................................ 4425.4.1. 发送器数据路径....................................................................................... 4435.4.2. 接收器数据路径........................................................................................ 4445.4.3. PIPE 接口...............................................................................................445

6. 重配置接口和动态重配置 ...................................................................................................4466.1. 重新配置通道和 PLL 模块........................................................................................4466.2. 与重配置接口进行交互............................................................................................447

6.2.1. 从重配置接口中读取.................................................................................. 4496.2.2. 写入到重配置接口..................................................................................... 449

6.3. 配置文件............................................................................................................ 4506.4. 多种重配置设置档................................................................................................. 4526.5. 嵌入重配置流光器................................................................................................. 4536.6. 仲裁..................................................................................................................4556.7. 动态重配置的建议................................................................................................. 4576.8. 执行动态重配置的步骤............................................................................................4586.9. 直接重配置流程....................................................................................................4606.10. Native PHY IP 或 PLL IP 内核指导的重配置流程..........................................................4606.11. 特殊情况的重配置流程..........................................................................................461

6.11.1. 切换发送器 PLL...................................................................................... 4626.11.2. 切换参考时钟......................................................................................... 463

6.12. 更改 PMA 模拟参数............................................................................................. 4676.12.1. 使用直接重配置流程更改 VOD、预加重......................................................... 4696.12.2. 使用直接重配置流程在手动模式中更改 CTLE 设置............................................. 4706.12.3. Triggered Adaptation 模式下的 CTLE 设置................................................... 4706.12.4. 使用直接重配置流程使能或禁用环回模式........................................................ 471

6.13. 端口和参数........................................................................................................4746.14. 在多个 IP 模块之中动态重配置接口合并..................................................................... 4796.15. 嵌入式调试功能.................................................................................................. 481

6.15.1. Altera 调试主端点...................................................................................4816.15.2. 可选的重配置逻辑................................................................................... 482

6.16. 使用数据码型生成器和检查器..................................................................................486

内容


5


6.16.1. 使用 PRBS 数据码型生成器和检查器............................................................. 4866.16.2. 使用伪随机码型模式.................................................................................493

6.17. 时序收敛建议.....................................................................................................4956.18. 不支持的功能.....................................................................................................4976.19. Arria 10 收发器寄存器映射.................................................................................. 498

7. 校准..............................................................................................................................4997.1. 具有 PreSICE 校准引擎的重配置接口和仲裁................................................................. 4997.2. 校准寄存器......................................................................................................... 501

7.2.1. Avalon-MM 接口仲裁寄存器........................................................................ 5017.2.2. 收发器通道校准寄存器................................................................................5017.2.3. 小数分频 PLL 校准寄存器 ........................................................................... 5027.2.4. ATX PLL 校准寄存器..................................................................................5027.2.5. 功能寄存器............................................................................................. 5027.2.6. 速率切换标志寄存器.................................................................................. 504

7.3. 上电校准............................................................................................................ 5057.4. 用户重新校准.......................................................................................................507

7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准...............................................5097.5. 校准实例............................................................................................................ 511

7.5.1. ATX PLL 重新校准.....................................................................................5117.5.2. 小数分频 PLL 重新校准............................................................................... 5117.5.3. CDR/CMU PLL 重新校准............................................................................ 5117.5.4. PMA 重新校准..........................................................................................512

8. 模拟参数设置...................................................................................................................5138.1. 使用 Assignment Editor 进行模拟参数设置.................................................................5138.2. 使用已知的分配更新 Quartus 设置文件...................................................................... 5138.3. 模拟参数设置列表................................................................................................. 5138.4. 接收器常规模拟设置.............................................................................................. 516

8.4.1. XCVR_A10_RX_LINK..............................................................................5168.4.2. XCVR_A10_RX_TERM_SEL......................................................................5178.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX............................................................517

8.5. 接收器模拟均衡设置.............................................................................................. 5188.5.1. CTLE 设置.............................................................................................. 5188.5.2. VGA 设置............................................................................................... 5208.5.3. 判定反馈均衡器 (DFE) 设置.........................................................................522

8.6. 发送器常规模拟设置.............................................................................................. 5238.6.1. XCVR_A10_TX_LINK..............................................................................5248.6.2. XCVR_A10_TX_TERM_SEL.......................................................................5248.6.3. XCVR_A10_TX_COMPENSATION_EN........................................................ 5258.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX............................................................ 5258.6.5. XCVR_A10_TX_SLEW_RATE_CTRL............................................................ 526

8.7. 发送器预加重模拟设置............................................................................................5278.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T............................................5278.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T............................................5288.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP........................................5288.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP....................................... 5298.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T......................... 5298.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T......................... 530

内容


6


8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP..................... 5308.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP.....................531

8.8. 发送器 VOD 设置..................................................................................................5318.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL.............................................531

8.9. 专用参考时钟设置................................................................................................. 5328.9.1. XCVR_A10_REFCLK_TERM_TRISTATE.......................................................5328.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE................................................533

8.10. 未使用的收发器 RX 通道设置 ................................................................................. 533

9. 当前版本的文档修订历史.....................................................................................................5349.1. 先前版本的文档修订历史.........................................................................................535

内容


7


1. Arria® 10 收发器 PHY 概述

本用户指南详细介绍有关 Arria® 10 收发器物理(PHY)层体系结构、PLL、时钟网络和收发器 PHYIP。此外，还提供了专门针对特定协议的详细实现信息，并介绍了收发器通道和 PLL 的收发器复位和动态重配置等功能。

Intel® Arria 10 FPGA 最多可提供 96 个 GX 收发器通道，这些收发器采用集成的先进高速模拟信号调节和时钟数据恢复技术，适合用于芯片到芯片、芯片到模块以及背板收发。

Arria 10 GX 和 SX 器件所配备的 GX 收发器通道在用于芯片到芯片收发和背板收发时，所支持的最高数据速率分别为 17.4 Gbps 和 12.5 Gbps。

Arria 10 GT 器件最多可配备 6 个 GT 收发器通道，这些通道在用于短距离芯片到芯片收发和芯片到模块收发时最高可支持 25.8 Gbps 的数据速率。此外，GT 器件还配备 GX 收发器通道，这些通道用于芯片到芯片收发最高都可支持 17.4 Gbps 的数据速率，用于背板收发最高都可支持 12.5Gbps 的数据速率。如果 6 个 GT 通道全部用于 GT 模式中，那么 GT 器件还会有多达 54 个 GX 收发器通道。

针对功耗敏感型关键设计， Arria 10 收发器支持低功耗模式，这种模式下芯片到芯片的数据收发速率最高可达 11.3 Gbps。对于两侧均有收发器的 GX 器件，可以在标准模式和低功耗模式下分别操作每一侧。通过过采样，您可以实现低于 1.0 Gbps 的发送和接收数据速率。

表 1. GX 收发器通道类型支持的数据速率

器件种类标准功耗模式 (1) ， (2) 低功耗模式 (1) ， (2)

芯片到芯片背板芯片到芯片

SX (3) 1.0 Gbps 至 17.4 Gbps 1.0 Gbps 至 12.5 Gbps 1.0 Gbps 至 11.3 Gbps

GX(3) 1.0 Gbps 至 17.4 Gbps 1.0 Gbps 至 12.5 Gbps 1.0 Gbps 至 11.3 Gbps

GT (4) 1.0 Gbps 至 17.4 Gbps 1.0 Gbps 至 12.5 Gbps 1.0 Gbps 至 11.3 Gbps

(1) 要在标准功耗模式和低功耗模式下以指定的数据速率操作 GX 收发器通道，请分别采用对应的内核电源和外设电源。有关更多详情，请参阅 Arria 10 器件数据手册。

(2) 发送器和接收器的最小操作数据速率是 1.0 Gbps。对低于 1.0 Gbps 的发送器数据速率，过采样必须应用在发送器上。对低于 1.0 Gbps 的接收器数据速率，过采样必须应用在接收器上。

(3) 对于 SX 和 GX 器件种类，最高收发器数据速率被指定对应于最快(-1)的收发器速度等级。

(4) 对于 GT 器件种类，最高收发器数据速率被指定对应于(-1)收发器速度等级。

UG-01143 | 2017.11.06

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表 2. GT 收发器通道类型支持的数据速率

器件种类(4) 数据速率(5) ， (2)

芯片到芯片背板

GT 1.0 Gbps 至 25.8 Gbps 1.0 Gbps 至 12.5 Gbps

注意: 该器件的数据速率取决于器件速度等级。如需详细了解可用的速度等级和所支持的数据速率，请参考 Intel Arria 10 器件数据表。

相关链接

• Intel Arria 10 器件数据表

• Intel Arria 10 器件概述

1.1. 器件收发器的布局

图 1. Arria 10 FPGA 管理器结构图在大多数 Arria 10 器件中，收发器通道均置于左侧边缘。对于较大的 Arria 10 器件，额外的收发器通道则置于右侧边缘。

Core

Logic

Fabr

ic

M20

K Int

erna

l Mem

ory B

locks

Trans

ceive

r Cha

nnels

Hard

IP Pe

r Tra

nsce

iver:

Stan

dard

PCS,

PCIe

Gen3

PCS

, Enh

ance

d PCS

PCI E

xpre

ss Ge

n3 H

ard I

P PL

Ls

M20

K Int

erna

l Mem

ory B

locks

PCI E

xpre

ss Ge

n3 H

ard I

P

Varia

ble Pr

ecisi

on D

SP Bl

ocks

I/O PL

LsHa

rd M

emor

y Con

trolle

rs, G

ener

al-Pu

rpos

e I/O

Cells

, LVD

S

M20

K Int

erna

l Mem

ory B

locks

M20

K Int

erna

l Mem

ory B

locks

Varia

ble Pr

ecisi

on D

SP Bl

ocks

Core

Logic

Fabr

ic

I/O PL

LsHa

rd M

emor

y Con

trolle

rs, G

ener

al-Pu

rpos

e I/O

Cells

, LVD

S

M20

K Int

erna

l Mem

ory B

locks

M20

K Int

erna

l Mem

ory B

locks

Varia

ble Pr

ecisi

on D

SP Bl

ocks

Trans

ceive

r Cha

nnels

PCI E

xpre

ss Ge

n3 H

ard I

PPC

I Exp

ress

Gen3

Har

d IP

PLLs

Hard

IP Pe

r Tra

nsce

iver:

Stan

dard

PCS,

PCIe

Gen3

PCS,

Enha

nced

PCS

(5) 由于 GT 收发器通道的设计宗旨就是提供峰值性能，因此它们没有低功耗操作模式。


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9

https://www.altera.com/documentation/mcn1413182292568.html#mcn1413182153340https://www.altera.com/documentation/sam1403480274650.html#sam1403480009265mailto:[email protected]?subject=Intel%20Arria%2010%E6%94%B6%E5%8F%91%E5%99%A8PHY%E7%94%A8%E6%88%B7%E6%8C%87%E5%8D%97%20(UG-01143%202017.11.06)%20%E7%9A%84%E5%8F%8D%E9%A6%88&body=%E9%9D%9E%E5%B8%B8%E6%84%9F%E8%B0%A2%E6%82%A8%E7%9A%84%E5%8F%8D%E9%A6%88%E3%80%82%E8%AF%B7%E5%9C%A8%E8%AF%84%E8%AE%BA%E4%B8%AD%E6%8C%87%E6%98%8E%E7%9B%B8%E5%85%B3%E7%9A%84%E9%A1%B5%E7%A0%81%E5%92%8C%E6%AE%B5%E8%90%BD%EF%BC%8C%E8%B0%A2%E8%B0%A2%E3%80%82

1.1.1. Arria 10 GX 器件收发器的布局

最大的 Arria 10 GX 器件包含 96 个收发器通道。下图显示了该器件外设左右两侧各 8 个收发器bank 的阵列。每个收发器 bank 含有 6 个收发器通道。有些器件的收发器 bank 仅含 3 个通道。仅配备 3 个通道的收发器 bank 是最顶端的收发器 Bank。 Arria 10 器件还包含 PCI Express*硬核IP 模块。

下图显示了 Arria 10 GX 器件种类的不同收发器 bank 的布局。

要了解关于 PCIe*硬核 IP 收发器布局的详细信息，请参考这一部分结尾的相关信息。

图 2. 配备 96 个收发器通道和四个 PCIe 硬核 IP 模块的 Arria 10 GX 器件

TransceiverBank

TransceiverBank

TransceiverBank

GXBL1J

TransceiverBank

GXBL1I

TransceiverBank

GXBL1H

TransceiverBank

TransceiverBank

GXBL1F

TransceiverBank

TransceiverBank

GXBL1D

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

GXBL1G

TransceiverBank

TransceiverBank

GXBL1E

TransceiverBank

TransceiverBank

GXBL1C

GXBR4J

TransceiverBank

GXBR4I

GXBR4H

TransceiverBank

GXBR4G

TransceiverBank

GXBR4F

TransceiverBank

GXBR4E

TransceiverBank

GXBR4D

TransceiverBank

GXBR4C

PCIeGen1 - Gen3

Hard IP

CH5CH4CH3CH2CH1CH0

TransceiverBank

注释：(1) 左列底部收发器bank始终以“C”结尾命名。(2) 右列底部收发器bank可能以“C”、“D”或“E”结尾命名。

(1) (2)

图例：

具有通过协议配置(CvP)能力的PCIe Gen1 - Gen3硬核IP模块。

不具有通过协议配置(CvP)能力的PCIe Gen1 - Gen3硬核IP模块。

GX 115 UF45GX 090 UF45

PCIeGen1 - Gen3

Hard IP(with CvP)

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP

Arria 10 GX器件与96个收发器通道和4个PCIe硬核IP模块。


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10


图 3. 配备 72 个和 48 个收发器通道以及四个 PCIe 硬核 IP 模块的 Arria 10 GX 器件。

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

CH5CH4CH3CH2CH1CH0

TransceiverBank

GXBL1H

GXBL1G

GXBL1F

GXBL1E

GXBL1D

GXBL1C

GXBR4H

GXBR4G

GXBR4F

GXBR4E

GXBR4D

GXBR4C(1) (2)

注释：(1) 左列底部的收发器组始终以“C”结尾命名。(2) 右列底部的收发器组可能以“C”、“D”或“E”结尾命名。

GX 115 SF45GX 090 SF45

GX 115 NF45GX 090 NF45

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP(with CvP)

PCIeGen1 - Gen3

Hard IP

图例：






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11


图 4. 配备 66 个收发器通道和三个 PCIe 硬核 IP 模块的 Arria 10 GX 器件

TransceiverBank

TransceiverBank

GXBL1H

TransceiverBank

GXBL1G

TransceiverBank

GXBL1F

TransceiverBank

GXBL1E

TransceiverBank

GXBL1D

TransceiverBank

GXBL1C

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

GXBR4J

TransceiverBank

GXBR4I

TransceiverBank

GXBR4H

TransceiverBank

GXBR4G

TransceiverBank

GXBR4F

TransceiverBank

GXBR4E

CH5CH4CH3CH2CH1CH0

TransceiverBank

GX 115 RF40GX 090 RF40

CH2CH1CH0

TransceiverBank

(1) (2)

注释：(1) 左列底部的收发器组始终以“C”结尾命名。(2) 右列底部的收发器组可能以“C”、“D” 或“E”结尾命名。

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP(with CvP)

PCIeGen1 - Gen3

Hard IP

图例：





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12


图 5. 配备 48 个、36 个和 24 个收发器通道以及两个 PCIe 硬核 IP 模块的 Arria 10 GX 器件

TransceiverBank

TransceiverBank

GXBL1I

TransceiverBank

GXBL1H

TransceiverBank

GXBL1G

TransceiverBank

GXBL1F

TransceiverBank

GXBL1E

TransceiverBank

GXBL1D

TransceiverBank

GXBL1C

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

GX 115 NF40GX 090 NF40GX 066 NF40GX 057 NF40

GX 066 KF35GX 057 KF35GX 048 KF35

GX 115 HF34GX 090 HF34GX 066 HF34GX 057 HF34GX 048 HF34GX 032 HF35GX 032 HF34GX 027 HF35GX 027 HF34

CH5CH4CH3CH2CH1CH0

TransceiverBank

GXBL1J

GXBL1C

GXBL1D

GXBL1E

GXBL1F

GXBL1G

GXBL1H

GXBL1I

GXBL1J

注释：(1) 这些器件在其左侧仅含有收发器。

GX 066 KF40GX 057 KF40

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP(with CvP)

图例：







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13


图 6. 配备 12 个收发器通道和一个 PCIe 硬核 IP 模块的 Arria 10 GX 器件

TransceiverBank

GXBL1D

TransceiverBank

GXBL1C

TransceiverBank

TransceiverBank

GX 048 EF29GX 032 EF29GX 027 EF29GX 032 EF27GX 027 EF27GX 022 EF29GX 022 EF27GX 016 EF29GX 016 EF27

CH5CH4CH3CH2CH1CH0

TransceiverBank


图例：



PCIeGen1 - Gen3

Hard IP(with CvP)

图 7. 配备 6 个收发器通道和一个 PCIe 硬核 IP 模块的 Arria 10 GX 器件

TransceiverBank

GXBL1C TransceiverBank

PCIe Hard IP GX 022 CU19GX 016 CU19

CH5CH4CH3CH2CH1CH0

TransceiverBank

GXBL1C

注释：

(2) 这些器件在其左侧仅含有收发器。

图例：



(1)

(1) 只有CH5和CH4支持具有CvP能力的PCIe硬核IP模块。

相关链接

• PCIe 的 Intel Arria 10 Avalon-ST 接口解决方案用户指南

• PCIe 的 Intel Arria 10 Avalon-MM 接口解决方案用户指南

• PCIe 的 Intel Arria 10 Avalon-MM DMA 接口解决方案用户指南

• 支持 PCIe SR-IOV 的 Intel Arria 10 Avalon-ST 接口解决方案用户指南

1.1.2. Arria 10 GT 器件收发器的布局

Arria 10 GT 器件含有 72 收发器通道和 4 个 PCI Express 硬核 IP 模块、总共 6 个 GT 收发器通道可支持高达 25.8 Gbps 的数据速率。

在 GT 器件中，GXBL1E、GXBL1G 和 GXBL1H 这些收发器 bank 各包含两个 GT 收发器通道。收发器 bank GXBL1E 和 GXBL1H 通道 3 和 4 可用作 GT 或 GX 收发器通道。收发器 bankGXBL1G 通道 0 和 1 可用作 GT 或 GX 收发器通道。当没有任何 GT 收发器通道能够被用作 GT 收发器通道时， bank 中的整个收发器通道可以重配置为 GX 收发器通道。不过，当收发器 bankGXBL1E、GXBL1G 和 GXBL1H 中的任何 GT 收发器通道被使能为 GT 收发器通道时，收发器bank 中剩余的通道不能与除收发器 bank 中其它 GT 通道外的通道使用。


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https://www.altera.com/documentation/lbl1414599283601.html#nik1410905278518https://www.altera.com/documentation/lbl1415230609011.htmlhttps://www.altera.com/documentation/lbl1415138844137.html#nik1410905278518https://www.altera.com/documentation/lbl1415123763821.html#nik1410905278518mailto:[email protected]?subject=Intel%20Arria%2010%E6%94%B6%E5%8F%91%E5%99%A8PHY%E7%94%A8%E6%88%B7%E6%8C%87%E5%8D%97%20(UG-01143%202017.11.06)%20%E7%9A%84%E5%8F%8D%E9%A6%88&body=%E9%9D%9E%E5%B8%B8%E6%84%9F%E8%B0%A2%E6%82%A8%E7%9A%84%E5%8F%8D%E9%A6%88%E3%80%82%E8%AF%B7%E5%9C%A8%E8%AF%84%E8%AE%BA%E4%B8%AD%E6%8C%87%E6%98%8E%E7%9B%B8%E5%85%B3%E7%9A%84%E9%A1%B5%E7%A0%81%E5%92%8C%E6%AE%B5%E8%90%BD%EF%BC%8C%E8%B0%A2%E8%B0%A2%E3%80%82

如果正使用 GT 收发器中的 bank GXBL1E，则不能使用相邻的 PCIe 硬核 IP 模块。

图 8. 配备 72 个收发器通道和四个 PCIe 硬核 IP 模块的 Arria 10 GT 器件

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank (3)

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

GT 115 SF45GT 090 SF45

GT ChannelsCapable of ShortReach 25.8 Gbps

GXBL1C

GXBL1D

GXBL1E

GXBL1F

GXBL1G

GXBL1H

GXBR4C

GXBR4D

GXBR4E

GXBR4F

GXBR4G

GXBR4H

注释：(1) 左列底部的收发器bank始终以“C”结尾命名。(2) 右列底部的收发器bank可能以“C”、“D”或“E”结尾命名。(3) 如果GT通道用于收发器bank GXBL1E，那么无法使用GXBL1F和GXBL1E相邻的PCIe硬核IP。

(1) (2)

GX or RestrictedGT or GXGT or GXGX or Restricted

CH5CH4CH3CH2CH1CH0 PCIe

Gen1 - Gen3Hard IP

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

(with CvP)Hard IP

图例：

具有使用限制的GX收发器通道 (通道2和5) 。

GT收发器通道 (通道0、1、3和4)。


不具有通过协议配置CvP)能力的PCIe Gen1 - Gen3硬核IP模块。

不具有使用限制的GX收发器通道。

GX or Restricted

GX or RestrictedGT or GXGT or GX

CH5CH4CH3CH2CH1CH0

GX or RestrictedGX or Restricted

GX or RestrictedGX or Restricted

GT 器件有 72 个收发器通道，其中包括可支持超过 17.4 Gbps 数据速率的 6 个 GT 收发器通道。如果 6 个 GT 收发器通道全都在 GT 模式下使用，那么将有 54 个 GX 收发器通道，能以最高 17.4Gbps 的数据速率驱动芯片到芯片，以及最高 12.5 Gbps 的数据速率驱动背板，12 个 GX 通道不可用。

在 GT 器件中，整个右侧的 GX 收发器通道可在标准模式或低功耗模式下使用。在没有任何 GT 通道用于运行在 17.4 Gbps 以上的 GT 数据速率的 GT 器件中时，整个右侧或左侧的收发器通道可以在标准功耗模式或低功耗模式下用作 GX 通道。

相关链接

• PCIe 的 Intel Arria 10 Avalon-STT 接口解决方案用户指南



• 支持 PCIe SR-IOV 的 Intel Arria 10 Avalon-ST 接口解决方案用户指南

1.1.3. Arria 10 GX 和 GT 器件的封装详情

下表列出了 Arria 10 GX 和 GT 器件的封装尺寸、可用收发器通道数和 PCI Express 硬核 IP 模块数。


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表 3. 将收发器和硬核 IP 模块置于器件左侧边缘的 GX 器件的封装详情• 封装 U19：19mm x 19mm 封装；484 个引脚。

• 封装 F27：27mm x 27mm 封装；672 个引脚。


• 封装 F34 和 F35：35 mm x 35 mm 封装大小；1152 个引脚。

• 封装 F40：40 mm x 40 mm 封装大小；1517 个引脚。K = 36 个收发器通道，N = 48 个收发器通道。

器件 U19 F27 F29 F34 F35 K F40 N F40

收发器数目、PCIe 硬核 IP 模块数目

GX 016 6、1 12、1 12、1

GX 022 6、1 12、1 12、1

GX 027 12、1 12、1 24、2 24、2

GX 032 12、1 12、1 24、2 24、2

GX 048 12、1 24、2 36、2

GX 057 24、2 36、2 36、2 48、2

GX 066 24、2 36、2 36、2 48、2

GX 090 24、2 48、2

GX 115 24、2 48、2

表 4. 将收发器和硬核 IP 模块置于器件左右两侧边缘的 GX 和 GT 器件的封装详情• 封装 F40：40 mm x 40 mm 封装大小；1517 个引脚。R = 66 个收发器通道。

• 封装 F45：45mm x 45mm 封装大小；1932 个引脚。N = 48 个收发器通道，S = 72 个收发器通道，U = 96 个收发器通道。

• 如果正使用 GT 收发器中的 bank GXBL1E，则不能使用相邻的 PCIe 硬核 IP 模块。

器件 R F40 N F45 S F45 U F45


GX 090 66、3 48、4 72、4 96、4

GX 115 66、3 48、4 72、4 96、4

GT 090 72、4

GT 115 72、4

1.1.4. Arria 10 SX 器件收发器的布局

最大的 SX 器件包含 48 个收发器通道。所有 SX 器件都包含 GX 类型的收发器通道。SX 器件中的收发器 bank 位于器件左侧边缘。

要了解关于 PCIe 硬核 IP 收发器布局的详细信息，请参考这一部分结尾的相关信息。


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图 9. 配备 48 个、36 个和 24 个收发器通道以及两个硬核 IP 模块的 Arria 10 SX 器件

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

CH5CH4CH3CH2CH1CH0

TransceiverBank

SX 066 NF40SX 057 NF40

SX 066 KF35

SX 057 KF35SX 048 KF35

SX 066 HF34SX 057 HF34SX 048 HF34SX 032 HF35SX 032 HF34SX 027 HF35

SX 027 HF34

GXBL1C

GXBL1D

GXBL1E

GXBL1F

GXBL1G

GXBL1H

GXBL1I

GXBL1J


图例：

具有通过协议配置(CvP)能力的PCIe Gen1- Gen3硬核IP模块。


PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

(with CvP)Hard IP

Arria 10 SX器件与24个收发器通道和两个PCIe硬核IP模块。



SX 066 KF40

SX 057 KF40


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17


图 10. 配备 12 个收发器通道和一个硬核 IP 模块的 Arria 10 SX 器件

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

PCIeGen1 - Gen3

Hard IP(with CvP)

CH5CH4CH3CH2CH1CH0

TransceiverBank

SX 022 EF29SX 022 EF27SX 016 EF29SX 016 EF27

SX 048 EF29SX 032 EF29SX 032 EF27SX 027 EF29SX 027 EF27

GXBL1D

GXBL1C

GXBL1D

GXBL1C


图例：


Arria 10 SX器件与12个收发器通道和1个硬核IP模块。

图 11. 配备 6 个收发器通道和一个硬核 IP 模块的 Arria 10 SX 器件

TransceiverBank

GXBL1C TransceiverBank

PCIe Hard IP SX 022 CU19SX 016 CU19

CH5CH4CH3CH2CH1CH0

TransceiverBank

图例：

具有通过配置(CvP)能力的PCIe Gen1 - Gen3硬核IP模块。

Arria 10 SX器件与6个收发器通道和1个PCIe硬核IP模块。

注释：

(2) 这些器件在其左侧仅含有收发器。(1) 仅CH5和CH4支持具有通过协议配置(CvP)能力的PCIe硬核IP模块。

(1)

相关链接

• PCIe 的 Intel Arria 10 Avalon-ST 接口解决方案用户指南



• 支持 SR-IOV PCIe 的 Intel Arria 10 Avalon-ST 接口解决方案用户指南

1.1.5. Arria 10 SX 器件的封装详情

下表列出了 Arria 10 SX 器件的封装尺寸、可用收发器通道数和 PCI Express 硬核 IP 模块数。


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表 5. 将收发器和硬核 IP 模块置于器件左侧边缘的 SX 器件的封装详情• 封装 U19：19mm x 19mm 封装；484 个引脚。



• 封装 F34 和 F35：35 mm x 35 mm 封装大小；1152 个引脚。

• 封装 F40：40 mm x 40 mm 封装大小；1517 引脚。K = 36 个收发器通道，N = 48 个收发器通道。

器件 U19 F27 F29 F34 F35 K F40 N F40


SX 016 6、1 12、1 12、1

SX 022 6、1 12、1 12、1

SX 027 12、1 12、1 24、2 24、2

SX 032 12、1 12、1 24、2 24、2

SX 048 12、1 24、2 36、2

SX 057 24、2 36、2 36、2 48、2

SX 066 24、2 36、2 36、2 48、2

1.2. 收发器 PHY 体系结构概述

按照定义，单个实体通信端口称为一条链路。一条链路可以有一个或多个收发器通道。收发器通道有两种英文写法，其含义相同，分别是“Transceiver Channel”和“Transceiver Lane”。

例如，一条 10GBASE-R 链路包含一个数据速率为 10.3125 Gbps 的收发器通道。一条40GBASE-R 链路则包含四个收发器通道。每个收发器通道以 10.3125 Gbps 的通道数据速率运行。四个收发器通道的总链路带宽为 41.25 Gbps (在 64B/66B 物理编码子层(PCS)编码前和解码后为 40 Gbps)。

1.2.1. 收发器 Bank 的体系结构

收发器 bank 是一个基础单元，包含与器件的高速串行收发器相关的所有功能模块。

除包含 66 个收发器通道的器件之外，在所有其他器件中每个收发器 bank 均包含六个收发器通道。包含 66 个收发器通道的器件中既有包含六个通道的收发器 bank，也有包含三个通道的收发器bank。这些器件左右两侧最顶端的收发器 bank 为包含三个通道的收发器 bank。所有其他器件中则仅有包含六个通道的收发器 bank。

下面几张图显示了在每个 bank 中可用锁相环 (PLL) 和时钟生成模块 (CGB) 资源的收发器 bank的体系结构。


UG-01143 | 2017.11.06


19


图 12. 包含三个通道的 GX 收发器 Bank 的体系结构

PMAChannel PLL(CDR Only)

PCS

Local CGB2

CH2

PMAChannel PLL(CMU/CDR)

PCS

Local CGB1

CH1


PCS

Local CGB0

CH0

FPGA CoreFabric

Three-Channel GX Transceiver Bank

MasterCGB0

fPLL0

ATXPLL0

ClockDistribution

Network

注意: 该图是收发器 bank 体系结构的总体概览。有关可用时钟网络的详细信息，请参阅 PLL 和时钟网络一章。


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20


图 13. 包含六个通道的 GX 收发器 Bank 的体系结构


PCS

Local CGB5

CH5


PCS

Local CGB4

CH4


PCS

Local CGB3

CH3


PCS

Local CGB2

CH2


PCS

Local CGB1

CH1


PCS

Local CGB0

CH0

FPGA CoreFabric

ClockDistribution

NetworkSix-Channel GX Transceiver Bank

fPLL1

MasterCGB1

MasterCGB0

ATXPLL0

ATXPLL1

fPLL0



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图 14. GT 收发器 Bank 的体系结构在 GT 器件中，GXBL1E、GXBL1G 和 GXBL1H 这些收发器 bank 包含 GT 通道。

CH1


PCS

Local CGB5

CH5


PCS

Local CGB4

CH4


PCS

Local CGB3

CH3


PCS

Local CGB2

CH2


PCS

Local CGB1


PCS

Local CGB0

CH0

FPGA CoreFabric

ClockDistribution

NetworkSix-Channel GT Transceiver Bank GXBL1G

fPLL1

MasterCGB1

MasterCGB0

ATXPLL1

ATXPLL0

fPLL0

GX 通道GT/GX通道

图例：



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图 15. Bank GXBL1E 和 GXBL1H 的 GT 收发器 Bank 体系结构

CH1


PCS

Local CGB5

CH5


PCS

Local CGB4

CH4


PCS

Local CGB3

CH3


PCS

Local CGB2

CH2


PCS

Local CGB1


PCS

Local CGB0

CH0

FPGA CoreFabric

ClockDistribution

Network

Six-Channel GTTransceiver Banks GXBL1E and GXBL1H

fPLL1

MasterCGB1

MasterCGB0

ATXPLL1

ATXPLL0

fPLL0

GX通道GT/GX通道

图例：


收发器通道在 FPGA 架构和物理介质之间执行所有必需的 PHY 层功能。收发器通道所需的高速时钟由收发器 PLL 生成。主时钟生成模块和本地时钟生成模块 (CGB) 提供必要的高速串行和低速并行时钟来驱动收发器 bank 中的 non-bonded 通道和 bonded 通道。


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相关链接

• PLL 和时钟网络 (第 310 页)

• 收发器基础知识有关收发器的在线培训课程。

1.2.2. PHY 层收发器组件

Arria 10 器件中的收发器在物理(PHY)层既支持物理介质附加子层(PMA)功能，也支持物理编码子层(PCS)功能。

PMA 是收发器用来与物理介质进行交互的电气接口。收发器 PMA 包含多个标准模块，例如：

• 串化器/解串器 (SERDES)

• 时钟和数据恢复 PLL

• 模拟前端发送驱动器

• 模拟前端接收缓冲器

可以采用 PCS 直连配置来绕过 PCS。PMA 模块和 PCS 模块均通过由高性能 PLL 驱动的多个时钟网络来馈送数据。在 PCS 直连配置中，数据会流经 PCS 模块，但所有内部 PCS 模块都会被绕过。在这种模式下，PCS 功能在 FPGA 架构中实现。

1.2.2.1. GX 收发器通道

图 16. 全双工模式下的 GX 收发器通道

Standard PCS

PCIe Gen3 PCS

Enhanced PCSKR FEC

PCS Direct

Hard IP(Optional)

Soft PIPE(Optional)

FPGA FabricTransmitter PCSTransmitter PMA

Serializer

Standard PCS

PCIe Gen3 PCS

Enhanced PCSKR FEC

PCS Direct

Receiver PCSReceiver PMA

DeserializerCDR

注释：(1) FPGA架构 - PCS和PCS-PMA接口宽度是可配置的。

(1)

(1)

(1)

(1)

Arria 10 GX 收发器通道有三种类型的 PCS 模块，这三种 PCS 模块通过协作来支持介于 1.0 Gbps与 17.4 Gbps 之间的连续数据速率。


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https://www.altera.com/support/training/course.html?courseCode=OSIIGX1115mailto:[email protected]?subject=Intel%20Arria%2010%E6%94%B6%E5%8F%91%E5%99%A8PHY%E7%94%A8%E6%88%B7%E6%8C%87%E5%8D%97%20(UG-01143%202017.11.06)%20%E7%9A%84%E5%8F%8D%E9%A6%88&body=%E9%9D%9E%E5%B8%B8%E6%84%9F%E8%B0%A2%E6%82%A8%E7%9A%84%E5%8F%8D%E9%A6%88%E3%80%82%E8%AF%B7%E5%9C%A8%E8%AF%84%E8%AE%BA%E4%B8%AD%E6%8C%87%E6%98%8E%E7%9B%B8%E5%85%B3%E7%9A%84%E9%A1%B5%E7%A0%81%E5%92%8C%E6%AE%B5%E8%90%BD%EF%BC%8C%E8%B0%A2%E8%B0%A2%E3%80%82

表 6. GX 收发器通道支持的 PCS 类型

PCS 类型数据速率

Standard PCS 1.0 Gbps 至 12 Gbps

Enhanced PCS 1.0 Gbps (6)至 17.4 Gbps

PCIe Gen3 PCS 8 Gbps

注意: 1. GX 通道还可以采用 PCS Direct 配置运行，这种情况下数据速率可达到 1.0 Gbps 至 17.4Gbps。要在 PCS Direct 配置指定的数据速率下运行 GX 收发器，请参考 Intel Arria 10 器件数据表以了解更多电源、速度等级和收发器配置要求的详细信息。

2. 发送器和接收器的最小操作数据速率是 1.0 Gbps。对低于 1.0 Gbps 的发送器数据速率，过采样必须应用在发送器上。对低于 1.0 Gbps 的接收器数据速率，过采样必须应用在接收器上。

3. 要在指定的数据速率下运行含有 PCS 的 GX 收发器通道，请参考 Intel Arria 10 器件数据表以了解更多电源、速度等级和收发器配置要求的详细信息。

相关链接

Intel Arria 10 器件数据表

1.2.2.2. GT 收发器通道

GT 收发器通道用于支持从 17.4 Gbps 至 25.8 Gbps 的数据速率。旁路所有 PCS 模块的 PCSDirect 数据通道是用于支持从 17.4 Gbps 至 25.8 Gbps 的 GT 数据速率的主要配置。或者，Basic 低延迟配置中的 Enhanced PCS 也被用于支持从 17.4 Gbps 至 25.8 Gbps 的 GT 数据速率。GT 收发器通道还可以配置为 GX 收发器通道。配置为 GX 收发器通道时，Standard PCS、Enhanced PCS 和 PCIe Gen3 PCS 便可供使用，并且它们可支持 1.0 Gbps 至 17.4 Gbps 的数据速率。

图 17. 在全双工模式下以 17.4 Gbps 至 25.8 Gbps 的数据速率运行的 GT 收发器通道

注释：

(3) 当GT通道配置成GX收发器通道时，Standard PCS和PCIe Gen3 PCS模块适用。

(1) 必须在Basic低延迟模式下配置Enhanced PCS，以支持17.4 Gbps到25.8 Gbps范围的数据速率。(2) FPGA架构 - PCS和PCS-PMA接口宽度是可配置的。

Standard PCS

PCIe Gen3 PCS

Enhanced PCSKR FEC

PCS Direct

FPGA FabricTransmitter PCSTransmitter PMA

Serializer

Standard PCS

PCIe Gen3 PCS

Enhanced PCSKR FEC

PCS Direct

Receiver PCSReceiver PMA

DeserializerCDR

(1)

(1)

(2)

(2)

(2)

(2) (3)

(3)

(3)

(3)

(6) 在低功耗模式下操作时应用。对于标准模式，Enhanced PCS 的最小数据速率是 1600 Mbps。


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https://www.altera.com/documentation/mcn1413182292568.html#mcn1413182153340mailto:[email protected]?subject=Intel%20Arria%2010%E6%94%B6%E5%8F%91%E5%99%A8PHY%E7%94%A8%E6%88%B7%E6%8C%87%E5%8D%97%20(UG-01143%202017.11.06)%20%E7%9A%84%E5%8F%8D%E9%A6%88&body=%E9%9D%9E%E5%B8%B8%E6%84%9F%E8%B0%A2%E6%82%A8%E7%9A%84%E5%8F%8D%E9%A6%88%E3%80%82%E8%AF%B7%E5%9C%A8%E8%AF%84%E8%AE%BA%E4%B8%AD%E6%8C%87%E6%98%8E%E7%9B%B8%E5%85%B3%E7%9A%84%E9%A1%B5%E7%A0%81%E5%92%8C%E6%AE%B5%E8%90%BD%EF%BC%8C%E8%B0%A2%E8%B0%A2%E3%80%82

表 7. GT 通道配置下支持的 PCS 类型和数据速率

GT 通道配置 PCS 类型支持的数据速率

GT Standard PCS 不适用于 GT 配置

Enhanced PCS 17.4 Gbps 至 25.8 Gbps(7)

PCIe Gen3 PCS 不适用于 GT 配置

GX Standard PCS 1.0 Gbps 至 12 Gbps

Enhanced PCS 1.0 Gbps (8)至 17.4 Gbps

PCIe Gen3 PCS 8 Gbps

注意: 1. GT 通道还可以采用 PCS Direct 配置运行，这种情况下数据速率可达到 1.0 Gbps 至 25.8Gbps。旁路所有 PCS 模块的 PCS Direct 数据通道是用于支持从 17.4 Gbps 至 25.8 Gbps的 GT 数据速率的主要配置。要在 PCS Direct 指定的数据速率下运行含有 PCS 的 GX 和 GT收发器通道，请参考 Intel Arria 10 器件数据表以了解更多电源、速度等级和收发器配置要求的详细信息。

2. 发送器和接收器的最小操作数据速率是 1.0 Gbps。对低于 1.0 Gbps 的发送器数据速率，过采样必须应用在发送器上。对低于 1.0 Gbps 的接收器数据速率，过采样必须应用在接收器上。

3. 要在指定的数据速率下运行含有 PCS 的 GX 和 GT 收发器通道，请参考 Intel Arria 10 器件数据表以了解更多电源、速度等级和收发器配置要求的详细信息。

相关链接

Intel Arria 10 器件数据表

1.2.3. 收发器锁相环

Arria 10 器件内的每个收发器通道可以直接访问三种类型的高性能 PLL：

• 高级发送 (ATX) PLL

• 小数分频 PLL (fPLL)

• 通道 PLL/时钟乘法器单元 (CMU) PLL

这些收发器 PLL 与主时钟生成模块 (CGB) 或本地时钟生成模块共同驱动收发器通道。

相关链接

PLL (第 312 页)提供关于 Arria 10 器件中收发器 PLL 的详细信息。

1.2.3.1. 高级发送 (ATX) PLL

高级发送 (ATX) PLL 是一种高性能 PLL。它既支持整数频率综合，也支持粗分辨率小数频率综合。ATX PLL 是收发器通道的主要发送 PLL。它能够以高数据速率应用场合所需的各种支持的数据速率运行。

(7) Enhanced PCS 必须在 Basic 低延迟模式下配置才能支持 17.4 Gbps 至 25.8 Gbps 的数据速率范围。

(8) 在低功耗模式下操作时应用。对于标准模式，Enhanced PCS 的最小数据速率是 1600 Mbps。


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https://www.altera.com/documentation/mcn1413182292568.html#mcn1413182153340mailto:[email protected]?subject=Intel%20Arria%2010%E6%94%B6%E5%8F%91%E5%99%A8PHY%E7%94%A8%E6%88%B7%E6%8C%87%E5%8D%97%20(UG-01143%202017.11.06)%20%E7%9A%84%E5%8F%8D%E9%A6%88&body=%E9%9D%9E%E5%B8%B8%E6%84%9F%E8%B0%A2%E6%82%A8%E7%9A%84%E5%8F%8D%E9%A6%88%E3%80%82%E8%AF%B7%E5%9C%A8%E8%AF%84%E8%AE%BA%E4%B8%AD%E6%8C%87%E6%98%8E%E7%9B%B8%E5%85%B3%E7%9A%84%E9%A1%B5%E7%A0%81%E5%92%8C%E6%AE%B5%E8%90%BD%EF%BC%8C%E8%B0%A2%E8%B0%A2%E3%80%82

相关链接

• ATX PLL (第 313 页)提供关于 ATX PLL 的详细信息。

• ATX PLL IP 核 (第 317 页)提供关于实现 ATX PLL IP 的详细信息。

1.2.3.2. 小数分频 PLL (fPLL)

小数分频 PLL (fPLL)是用来生成 12.5 Gbps 的较低时钟频率和较低的数据速率应用的备用发送PLL。fPLL 既支持整数频率综合，也支持精细分辨率小数频率综合。与 ATX PLL 不同的是，fPLL 可用于综合各种可通过 FPGA 架构时钟网络来驱动内核的频率。

相关链接

• fPLL (第 321 页)提供关于 fPLL 的详细信息。

• fPLL IP 内核 (第 324 页)提供关于实现 fPLL IP 的详细信息。

1.2.3.3. 通道 PLL (CMU/CDR PLL)

通道 PLL 驻留在每个收发器通道本地。其主要作用是当 PLL 以时钟数据恢复(CDR) 模式使用时在收发器通道中进行时钟和数据恢复。通道 1 和 4 的通道 PLL 在以时钟乘法器单元 (CMU) 模式重配置时可用作发送 PLL。通道 0、2、3 和 5 的通道 PLL 无法以 CMU 模式进行配置，因此不能用作发送 PLL。

相关链接

• CMU PLL (第 329 页)提供关于 CMU PLL 的详细信息。

• CMU PLL IP 内核 (第 331 页)提供关于实现 CMU PLL IP 的详细信息。

1.2.4. 时钟生成模块 (CGB)

在 Arria 10 器件中，有两种类型的时钟生成模块 (CGB)：

• 主 CGB

• 本地 CGB

包含六个收发器通道的收发器 bank 有两个主 CGB。主 CGB1 位于收发器 bank 的顶端，主CGB0 位于收发器 bank 的底端。包含三个通道的收发器 bank 仅有一个主 CGB。主 CGB 会将bonded 时钟划分和分配到一个 bonded 通道组中。它还会将 non-bonded 时钟分配到整个x6/xN 时钟网络中的 non-bonded 通道。

每个收发器通道有一个本地 CGB。该本地 CGB 用于划分 non-bonded 时钟以及分配到其自身的PCS 和 PMA 模块。

相关链接

时钟生成模块 (第 342 页)提供关于时钟生成模块的详细信息。


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1.3. 校准

Arria 10 FPGA 包含一个用来补偿过程偏差的专用校准引擎。该校准引擎可校准收发器的模拟部分，从而使发送器和接收器都能以最佳性能运行。

CLKUSR 引脚负责为校准引擎计时。所有收发器都会参照时钟，因此 CLKUSR 时钟必须在 FPGA 配置开始时自由运行并保持稳定，这样才能成功完成校准过程并获得最优的收发器性能。

注意: 有关 CLKUSR 电气特征的更多信息，请参阅 Intel Arria 10 器件数据表。CLKUSR 也可以用作FPGA 配置时钟。有关 CLKUSR 引脚的配置要求的更多信息，请参阅 Arria 10 内核架构和通用I/O 手册的 Arria 10 器件的配置、设计安全和远程系统更新章节。有关校准的更多信息，请参阅校准章节。有关 CLKUSR 引脚要求的更多信息，请参阅 Intel Arria 10 GX、GT 和 SX 器件系列引脚连接指南。

相关链接

• Intel Arria 10 器件数据表

• Arria 10 器件中的配置、设计安全和远程系统更新

• Intel Arria 10 GX、GT 和 SX 器件系列引脚连接指南


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https://www.altera.com/documentation/mcn1413182292568.html#mcn1413182153340https://www.altera.com/documentation/sam1403483633377.html#sam1403482889098https://www.altera.com/documentation/wtw1404286459773.html#wtw1404287756279mailto:[email protected]?subject=Intel%20Arria%2010%E6%94%B6%E5%8F%91%E5%99%A8PHY%E7%94%A8%E6%88%B7%E6%8C%87%E5%8D%97%20(UG-01143%202017.11.06)%20%E7%9A%84%E5%8F%8D%E9%A6%88&body=%E9%9D%9E%E5%B8%B8%E6%84%9F%E8%B0%A2%E6%82%A8%E7%9A%84%E5%8F%8D%E9%A6%88%E3%80%82%E8%AF%B7%E5%9C%A8%E8%AF%84%E8%AE%BA%E4%B8%AD%E6%8C%87%E6%98%8E%E7%9B%B8%E5%85%B3%E7%9A%84%E9%A1%B5%E7%A0%81%E5%92%8C%E6%AE%B5%E8%90%BD%EF%BC%8C%E8%B0%A2%E8%B0%A2%E3%80%82

2. 实现 Arria 10 收发器中的协议

2.1. 收发器设计 IP 模块

图 18. Arria 10 收发器设计基础构建模块

Transceiver PLL IP Core

Master/LocalClock

GenerationBlock

Avalon-MM Master

Reset Ports

Analog and DigitalReset Bus

ReconfigurationRegisters

Avalon-MMInterface

Non-Bonded andBonded Clocks Transceiver PHY IP Core

(1)

注释：

Transceiver PHYReset Controller (2)

图例：

Intel生成的IP模块

用户创建的IP模块

MAC IP Core / Data Generator /

Data Analyzer

Parallel Data Bus

Avalon master允许通过Avalon Memory Mapped接口对Avalon-MM重配置寄存器进行访问。它使能PCS、PMA和PLL重配置。要访问重配置寄存器，需要在FPGA架构中实现 Avalon master。这通过Avalon-MM接口执行读写操作来促进重配置。

Transceiver PLL IP core 对驱动收发器通道的时钟网络提供时钟源。在Arria 10器件中，PLL IP Core与 transceiver PHY IP core是分开的。

复位控制器用于复位收发器通道。

此模块可以是一个MAC IP core，或者帧生成器/分析器，或者数据生成器/分析器。

Transceiver PHY IP core 控制所有通信协议的PCS和PMA配置和收发器通道功能。

(1) Transceiver PHY IP core可以是其中一个支持的PHY IP Cores (例如：Native PHY IP Core，XAUI PHY IP Core等)。(2) 您可以设计您自己的复位控制器或者使用Transceiver PHY Reset Controller。

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2.2. 收发器设计流程

图 19. 收发器设计流程

注意: Intel FPGA wiki 页面上的设计实例对您的设计开发提供了实用的指南。然而，Intel 不对 Intel FPGA wiki 页面中的内容作担保。

生成PHY IP Core

连接Transceiver Datapath到MAC IP Core或者Data Generator / Analyzer

选择PLL IP Core生成Transceiver PHY Reset Controller 或者创建您自己的User-Coded Reset Controller

编译设计

验证设计功能性

生成PLL IP Core

配置PHY IP Core

选择PHY IP Core

配置PLL IP Core

通过Avalon-MM接口连接PHY IP Core到PLL IP Core，Reset Controller和连接重配置逻辑

创建重配置逻辑 (如果需要)

通过使用Assignment Editor 或更新Quartus Prime Settings File来进行I/O管脚的模拟参数设置

相关链接

http://www.alterawiki.com

2.2.1. 选择和例化 PHY IP 内核

选择适当的 PHY IP 内核来实现您的协议。

请参考 Arria 10 收发器协议和 PHY IP 支持部分来决定选择哪个 PHY IP �

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