NEA36-NE8440-EL9440-EL0440Microeletrônica

PROGRAMA DE TEORIA (por aula):

1. Introdução à microeletrônica; Metodologias de projeto; Níveis deprojeto.

2. Dispositivos em circuitos integrados - Parte 1.3. Dispositivos em circuitos integrados - Parte 2.4. Transistores MOS e portas lógicas básicas CMOS - Comportamento

como chave. Circuitos lógicos CMOS complexos.5. Comportamento elétrico de transistores e inversor CMOS.6. Projeto estático de portas lógicas básicas e complexas.7. Comportamento dinâmico de dispositivos CMOS.8. Projeto dinâmico de inversor CMOS.9. Projeto dinâmico de portas lógicas básicas e complexas.10. Circuitos integrados básicos utilizados em telecomunicações.11. Projeto de amplificadores CMOS.12. Exercícios.

PROGRAMA DE LABORATÓRIO (por aula):

1. Etapas de fabricação de circuitos integrados (teoria).2. Seqüência de fabricação CMOS (teoria) – Relatório 13. Introdução ao CAD-Microwind2 para projeto de circuitos integrados

(Prática no CCI).4. Microwind2: transistor MOS - (Prática no CCI).5. Microwind2: Inversor CMOS – comportamento elétrico (Prática no

CCI) - Relatório 26. Microwind2: Projeto de um Inversor CMOS (Prática no CCI) -

Relatório 37. PROJETO 1 (Prática no CCI)8. PROJETO 1 (Prática no CCI) - Relatório 49. PROJETO 2 (Prática no CCI)10. PROJETO 2 (Prática no CCI) - Relatório 511. PROJETO SUBSTITUTIVO (Prática no CCI)

MÉDIA FINAL : M = ((P1 + 2. P2) / 3) + Konde K = 1 se todos os relatórios tiverem nível “A”

Subtrai-se 0,5 para cada relatório com nível “B”Subtrai-se 1,0 para cada relatório com nível “C”Subtrai-se 1,5 para cada relatório com nível “D”

O critério básico para avaliação do relatório será o seguinte:A.....completo, correto e entregue no prazo;B.....completo, correto mas não entregue no prazo; ou completo, até 2 erros, entregue no prazo;C.....completo, 2 a 4 erros, entregue no prazo; ou completo, até 2 erros, não entregue no prazo;D.....incompleto ou ultrapassar 1 semana de atraso ou nenhum dos casos anteriores.

BIBLIOGRAFIA:• Notas de aula de teoria e laboratório, disponível no sítio da FEI: www.fei.edu.br (Learnloop)• Caracterização Elétrica de Tecnologia e Dispositivos MOS, J. A. Martino, M. A. Pavanello e

P. B. Verdonck, Ed. Thomson Learning, 2003.• Principles of CMOS VLSI Design, N. Weste e K. Eshraghian, Ed. Addison Wesley, 1985.• Introduction to VSLI Systems, C. Mead e L. Conway, Ed. Addison Wesley, 1980.• Microeletrônica, A. S. Sedra e K.C. Smith, Ed. Makron Books, 4ª Edição, 2000.

Microeletrônica• Estuda Técnicas de projeto fabricação e testes de Circuitos

Integrados– Possibilidades para construção de um circuito eletrônico:

• Utilizando CI’s de prateleira(7400, 4000, 8086, Z80, 68000.....)

• C. I. de aplicação específica(Muito utilizado atualmente pelas empresas de médio e

grande porte em todo ou parte de determinadosequipamentos eletrônicos de grande volume de produção)

• Vantagens em se utilizar um C. I. de aplicação específica:– Menor área ocupada– Menor custo– Maior facilidade de manutenção– Proteção contra propriedade industrial (não pode ser

copiado)

1Mb 4Mb 16Mb 64Mb 256Mb 1Gb 4Gb

Ano 1987 1990 1993 1996 1998 2001 2004L (µm) 1,0 0,7 0,5 0,35 0,25 0,18 0,13Máscaras 11 14 18 21 21 23 23Porta xox (nm) 20 15 12 10 7 5-4 5-4Etapas 200 300 400 500 550 600 600Junção xj (µm) 0,25 0,2 0,15 0,1 0,07 0,05 0,03lâmina (mm) 125 150 150 200 200/300 300 300

Evolução dos Parâmetros de Fabricação de Memórias DRAM

N+ N+

P

xox

xj

L

Metodologias de Projetos de CircuitosIntegrados Digitais de Aplicação Específica

ASIC - Application Specific Integrated CircuitCircuitos Integrados de Aplicação Específica (Dedicados)

Circuitos Dedicados

Totalmente personalizados (Full Custom)

Semi personalizados

Células Padrão(Standard Cell)

Matriz de Portas(Gate Array)

Projeto de C. I. DedicadosTotalmente Personalizados (FULL CUSTOM)

Técnica “Top-Down”Hierarquicamente estruturado

VDD

Fabricação: Todos os passos (Completa)Vantagens: Comportamento estático e dinâmico

muito bom Mínima área

Desvantagens: Custo ElevadoTempo de projeto elevado

Semi Personalizados

C. I. já difundido, só falta a camada de interconexão Pode ter uma ou duas camadas de interconexão Cada célula contém transistores isolados (CMOS)

Projeto Lógico

Ferramentas de C.A.D

Biblioteca de Células

Lay-out

Metodologia de Projeto com Arranjo de Portas (Gate Array)

CHIP Vantagens: Menor número de máscaras

Baixo custo Realização rápida

Desvantagens: Muitas interconexões Baixa utilização da superfície Otimização impossível

Metodologia Usando Células Padrão (Standard Cell)• Biblioteca de subsistemas digitais

• Projeto baseado em equações lógicas

Regist.

Contador

ULA

CHIPOs blocos Registrador, Contadore ULA tem suas característicasbastante conhecidas, bastandoapenas interliga-los e projetar oque não existe na biblioteca

Vantagens: Projetista não necessita de muito conhecimento de C. I. Basta saber o projeto lógico

Desvantagens: Área total não otimizada Potência e tempo de atraso não são bons

Comparação entre as metodologias de projeto de C. I. - VLSIComplexidade

Funcional

Células Padrão

TotalmentePersonalizado

Arranjo dePortas

STANDARD CELL

FULL CUSTOM

GATE ARRAY

RegularidadeCustoRelativo

Prateleira

Arranjo de PortasCélula Padrão

Tot. Personalizado

Volume de Produção

Custo(US$)

TempoProtótipo

% Pré-Processada

Totalmentepersonalizado(Full Custom)

50K-250K 6-18 meses 0

Célula Padrão(Standard Cell)

25K-80K 2-6 meses 0

Arranjo dePortas

(Gate Array)

5K-40K 2 semanas a3 meses

80 – 90 %

Níveis de Projeto• Nível Funcional:

– Divisão do circuito a ser projetado em “caixas pretas”, cada uma com umafunção específica.Ex: Registrador, Somador, Contador....

• Nível Lógico:– Detalhamento de cada uma das “caixas pretas” em blocos lógicos (portas

lógicas).Ex: Portas NAND, NOR, Inversores....

• Nível de Transistores:– Interligação dos componentes (transistores) para a implementação das

portas lógicas, bem como definição das dimensões geométricas destestransistores.Ex: Transistores nMOS de W=10µm e L=5µm

• Nível de Layout:– Layout final do circuito de acordo com as regras de projeto fornecidas e

com as dimensões preestabelecidas pelo nível 3.Ex: Ver layout posteriormente

Dispositivos em Circuitos Integrados• Resistores

N

P

SiO2

L

WAl

X

Planta:

Perfil:

WXL

R ρ=

Normalmente a relação

(Resistência de Folha - RF)da tecnologia é fornecida.

Xρ

Exemplo: Ωρ 30

XRF == , projetar R=90 Ω

90WL

30R == L=3 WAdotando W=20 µm

L= 60 µm

Existe também o resistor P+ feito sobre substrato N (inverso)

Exercício:1. Projete os resistores R1 e R2 sabendo-se que RF= 50Ω e que adimensão mínima permitida é 5µm.Dado R1= 200 Ω e R2 =25 Ω.

Limitação de potência

Deve também ser considerado no projeto do resistor

1 - máxima corrente admissível por unidade de área [A/µm2]

2 - máxima potência dissipada por unidade de área [W/µm2]

Potência =L.W.[max. potência/unidade de área]

Projetar um resistor de 100Ω, utilizando uma tecnologia comresistência de folha de 50 Ω e dimensão mínima de 0,5µm,

considerando que o mesmo deva dissipar 500 mW. A máximapotência dissipada suportável nesta tecnologia é de 10 mW/ µm2.

2WL

WL

.50100

WL

.R WXL

R F

=

=

== ρ ( )

( ) [ ]( ) [ ]2

23-

3-

max

max

m 50W.L

m10.10500.10

PP

W.L

W.LPP

µ

µ

=

==

=

m10100L 502L2

µ=== W=5 µm

Deseja-se projetar um resistor de 500Ω, utilizando uma tecnologia

com resistência de folha de 50 Ω e dimensão mínima de 1 µm,considerando que o mesmo deva dissipar 400 mW. A máxima

potência dissipada suportável nesta tecnologia é de 10 mW/ µm2.

• Capacitores

P

Si-poli/metal

Al

Condutor

ox

ox

xA

Cε=

óxido

óxido

Capacitância (C) Constante: adotada quando se deseja fabricar umcapacitor em CI

Onde: εox - Permissividade do dielétrico (normalmente SiO2) xox - Espessura do dielétrico (normalmente SiO2) A - área do capacitor

xox V

Capacitância (C) Variável com a tensão aplicada

Dois tiposCapacitância reversa de junção

Capacitor MOS

Capacitância Reversa de Junção

P

N

V Depleção 22/1

12 mpF/ 7,0V

N10x3Cj µ

+≅ −

N - Dopagem do SubstratoV - Tensão Reversa

Capacitor MOS

P

SiO2

Al

xox

MetalOxidoSemicondutor

V

Largamente utilizado para a obtenção de características elétricas efísicas do processo de fabricação de circuitos integrados.

Regimes de carga do capacitor MOS em função da tensão aplicada

Aplicando-se uma tensão negativa, cargas positivas são atraídas paraa interface SiO2-Si. Nesta situação, diz-se que que a superfície do

semicondutor encontra-se em acumulação de portadores majoritários.

P

SiO2

Al

V< 0

+ + + + + +

Cargas acumuladasna superfície do Si

A.Cx

A C ox

ox

oxmax == ε

Entre os terminais do capacitor, a única capacitância existente é a do óxido(Cox):

Aumentando-se a tensão aplicada, as lacunas que estavam acumuladasna superfície são repelidas. A concentração de lacunas acumuladas nasuperfície vai reduzindo, até chegar a neutralidade da superfície.Desprezando-se a diferença de função trabalho e a presença de cargasparasitas no óxido, esta tensão é nula.

P

SiO2

Al

V= 0

Aumentando um pouco mais a tensão (V > 0) cargas negativas sãoatraídas para a superfície. Estas poucas cargas negativas recombinam-se com as lacunas do substrato e formam uma região de depleção.

A capacitância associada à camada de depleção (CSi), em analogia à do óxido:

d

C SiSi

ε=

P

SiO2

AlV > 0

Camada de depleção

d - espessura da camada de depleção

As capacitâncias decorrentes do óxido e da camada de depleçãopermanecem em série. Logo, externamente, será obtido o valorequivalente:

Logo, a capacitância equivalente resulta:

Siox

Siox

CCC C

C+

=

P

SiO2

AlV > 0

Cox

CSi

V

Quanto maior a tensão aplicada, maior a camada de depleção, até o valormáximo (dmax)

Em seu valor mínimo (Csimin):

max

SiSi d

Cmin

ε=

P

SiO2

AlV >> 0

Camada de depleção

dmax - espessura máximada camada de depleção

Com a equação da associação equivalente de capacitores:

Siox

Siox

CCC C

AC

+=

Todos os aumentos na tensão aplicada elevam o valor de d até atingirdmax, ponto onde a capacitância atinge seu valor mínimo:

min

min

Siox

Sioxmin

CC

C C

AC

+=

Sabe-se que a máxima espessura da camada de depleção é obtidaquando o potencial na interface Si-SiO2 é igual a:

=

i

AS n

Nln

qkT

2φ

Onde: k é a constante de Boltzmann T é a temperatura absoluta q é a carga do elétron ni é a concentração intrínseca de portadores (constante) NA é a concentração de dopantes do substrato.

A2

i

ASi

max NqnN

lnkT4d

=ε

Após atingir o valor máximo (dmax), a região de depleção não aumentamais com a tensão aplicada. Todo o aumento de tensão se converte naatração de um grande volume de cargas negativas para a interface Si-SiO2. Este último regime de cargas é chamado de inversão. A atração decargas ocorre para uma tensão igual ou superior a tensão de limiar deinversão (VT).

P

SiO2

Al

V ≥ VT

Camada de inversão

dmax - espessura máximada camada de depleção

Os aumentos na tensão aplicada aumentam a quantidade de cargasnegativas atraídas para a superfície.

ox

oxmax x

A C

ε=

A curva característica do capacitor MOS depende da freqüência do sinalalternado aplicado

1 - Baixas Freqüências

Esta curva têm pouco interesse prático, pois permite a determinaçãoapenas da espessura do óxido (xox), a partir da capacitância máxima.

V

C

Cmax

2 - Altas Freqüências

Curva mais comumente utilizada, pois permite a determinação dediversos parâmetros, além de xox.

FB T

Baixa frequência

Alta frequência

CMax

CMin

CFB

V V V0

C

Para a determinação da espessura do óxido (xox) utiliza-se a capacitânciamáxima, tal como em baixa freqüência:

max

oxox C

A x

ε=

!"

Conhecendo o calor da capacitância mínima da curva pode-se estimar aconcentração de dopantes do substrato (NA), por solução iterativa,combinando-se as equações:

min

min

Siox

Sioxmin

CC

C C

AC

+=

A2

i

ASi

max NqnN

lnkT4d

=ε

minSi

Simax C

dε=

2max

2i

ASi

A d q

nN

lnkT4 N

=ε

Projetar um capacitor MOS quadrado que tenhacapacitância máxima igual a 10pF.Considerar xox= 40nm e εox = 40x10-14 F/cm.

Dada a curva CV abaixo, medida em um capacitor MOSquadrado de lados 300 µm, determinar:a) a espessura do óxido de porta (nm);b) a concentração efetiva de dopantes no silício (cm-3);

Dados: ox = 3,45.10-13 F/cm; Si = 1,03.10-12 F/cm; kT/q = 25 mV;ni=1,45.1010cm-3;

C = 51 pFmax

V [V]0

C

Cmin = 14 pF

[pF]

• Diodos

P

N

N

P

• Transistor Bipolar

• Transistor JFET

B

E

C

S

D

G

P

PN

B E C

N+

P

N

SG1

DG2

P

• Transistor MOS - Canal N (nMOS)

Metal

N+ N+

P

Porta(Gate)

Dreno(Drain)

Fonte(Source)

Substrato(Bulk)

Óxido

S

D

G B

S

D

G

• Transistor MOS - Canal P (pMOS)

P+ P+

N

Porta

DrenoFonte

SubstratoS

D

G B

S

D

G

3.Esboçe o perfil dos circuitos abaixo:

a)

RB

RC

Vcc

EB

S

C

R

b)

DT( 1 )

( 2 )

( 3 )

Tecnologia de Fabricação de CircuitosIntegrados

- TTL LS DECLÍNIO SCHOTTKY

• BIPOLAR - ECL MAIS VELOZ

- I2L LSI , VLSI

- PMOS: 1a TECNOLOGIA MOS, MEMÓRIAS, CALCULADORAS

• MOS - NMOS: LSI

- CMOS: SSI, MSI, VLSI

Densidade de Integração:

Número de transistores:

SSI = pequena escala: N ≤ 100MSI = média escala: 100 < N ≤ 1.000LSI = grande escala: 1.000 < N ≤ 100.000VLSI = muito grande: 100.000 < N ≤ 1.000.000ULSI = altíssima: N> 1.000.000

Tecnologia CMOS

• Composta pela associação de transistores nMOS pMOS

• Alta imunidade à ruído

• Baixa potência dissipada

•Mais importante tecnologia da atualidade, pois permite o projeto deCircuitos Integrados Digitais em escala muito ampla

ULSI

TRANSISTORES MOS

• MOS canal N TIPO ENRIQUECIMENTO* TIPO DEPLEÇÃO

• MOS canal P TIPO ENRIQUECIMENTO* TIPO DEPLEÇÃO

1. TRANSISTOR MOS CANAL N ( nMOS ) TIPOENRIQUECIMENTO

DRENOFONTE

SUBSTRATO

PORTA

N+ N+

P

Porta(Gate)

Dreno(Drain)

Fonte(Source)

Substrato(Bulk)

• Normalmente o substrato é aterrado

• Funcionamento como uma chave:- Para G= 5V ( “1” )

( CHAVE FECHADA )

- Para G= 0V ( “0” ) ( CHAVE ABERTA )

•Característica:

-Transmite bem o “0” :

-NÃO transmite bem o “1” :

S DG=1

SG=0

D

5V ≅4V

I

0V 0V

I

2. TRANSISTOR MOS CANAL P ( pMOS ) TIPOENRIQUECIMENTO

DRENOFONTE

SUBSTRATO

PORTA

P+ P+

N

Porta(Gate)

Dreno(Drain)

Fonte(Source)

Substrato(Bulk)

• Normalmente o substrato é ligado a “VDD”

• Funcionamento como uma chave:- Para G= 5V ( “1” )

( CHAVE ABERTA )

- Para G= 0V ( “0” ) ( CHAVE FECHADA )

•Característica:

-Transmite bem o “1” :

-NÃO transmite bem o “0” :

S DG=1

SG=0

D

5V 5V

I0V ≅1V

I

CHAVE CMOS

INVERSOR CMOS

G

G

S D

I

I

5V ≅5V

≅0V

VDD VDD VDD

ES E S

E=0 E=1

S=0S=1

PORTAS LÓGICAS BÁSICAS

B

A

S

VDD

B

A

VDD

S

A B S0

0

0

01

1

1 1

A B S0

0

0

01

1

1 1

PORTA LÓGICA “AND”

PORTA LÓGICA “OR”

≅

≅

Exercícios:Preencha o Mapa de Karnaugh das funções abaixo:

VDD

A B

C

A

B C

F

A

A

B

B

C

C

D

D

VDD

G

AB

C00 1011

1

01

0

AB

CD00 1011

01

01

00

10

11

F=____________________ G=____________________

PORTAS COMPLEXAS

• Associação de transistores série / paralelo e paralelo / série maiseficiente as construções de dois níveis de lógica ( menor número detransistores ).

- ASSOCIAÇÃO “OR-NAND”:

A

B

C S = ( A + B ) . C

VDD

A

C

C

S

A B

B

NOR NANDINVERSOR

OR

VDD

C

C

BA

B

A

S

• Circuito Convencional

• Usando a PropriedadeAssociativa

- ASSOCIAÇÃO “AND-NOR”:

A

B

CA

B

S

C

VDD

NAND NORINVERSOR

AND

VDD

A

A

C

C

B

S

B

• Circuito Convencional • Usando a PropriedadeAssociativa

AB

C S = ( A . B ) + C

- ASSOCIAÇÃO “OR/OR-NAND”:

VDD

A

A

B

B

C

S

D

C D

S = ( A + B ) . ( C + D )

AB

DC

• Circuito

- ASSOCIAÇÃO “AND/AND-NOR”:

VDD

A

A

C

C

B

S

D

B D

S = ( A . B ) + ( C . D )

AB

DC

• Circuito

Exercícios:1. Implemente as funções abaixo utilizando a técnica de associaçãosérie / paralelo:

a) F = A . B + C . D . E

b) G = A + B . C . D

2. Implementar a função OU EXCLUSIVO:

a) Convencionalmenteb) Técnica de associação série/paralelo

3. Desenhe o Biestável ( FLIP-FLOP ) Tipo D abaixo na tecnologiaCMOS:

a) Convencionalmenteb) Técnica Associação Série / Paralelo

Q D

CK

Q

Transistor MOS - Comportamento Elétrico• Transistor nMOS

N+ N+

P

Porta

DrenoFonte

Substrato

VDS=cteIDS

VGSVTn≅1 V

VDS

IDSRegiãoTriodo

Região deSaturação

VGS1

VGS2

VGS2>VGS1

(Tensão de Limiar)

S

DG

VDS

VGS

IDS

N+ N+

Silício policristalino (condutor) Óxido de porta

(isolante)

L

W

Fonte Dreno

xoxPorta

VDS

VGS

P

Substrato

IDS

Equações de IDS=f(VGS, VDS) de 1a Ordem

• Região de Corte: VGS≤ VTn ou VGS-VTn ≤0 IDS=0• Região Triodo: 0< VDS ≤ VGS-VTn

( )

−−=

2V

VVVI2

DSDSTnGSnDS β

• Região de Saturação: 0< VGS-VTn ≤ VDS

( )2VV

I2

TnGSnDS

−= β onde

=LW

xox

oxnn

εµβ

Fator de Ganho

=LW

xox

oxnn

εµβ

Fator de ganho

Dependentesdo Processo porta de óxido do Espessura x

óxido do dadePermissivi

elétrons dos Mobilidade

ox

ox

n

εµ

Dependentesda Geometria

(lay-out)

W Largura de canal

L Comprimento de canal

• Transistor pMOS

-VDS=cte-IDS

-VGSVTp≅-1 V

-VDS

-IDSRegiãoTriodo

Região deSaturação

-VGS1

-VGS2

(Tensão de Limiar)

P+ P+

N

Porta

DrenoFonte

Substrato

S

DG

VDS

VGS

IDS

• Região de Corte: VGS≥ VTp ou VGS-VTp ≥ 0

IDS=0

• Região Triodo: VGS-VTp ≤ VDS < 0

( )

−−−=

2V

VVVI2

DSDSTpGSpDS β

• Região de Saturação: VDS ≤VGS-VTp < 0

( )2

VVI

2TpGS

pDS

−−= β

=LW

xox

oxpp

εµβ

Fator de ganho

lacunas das Mobilidade pµ

2n

pµµ ≅

Tensão de Limiar do Transistor canal P

VTp≅-1 V Normalmente simétrico com relação a VTn|VTp| = VTn

Geometrias

n

n

p

p

LW

L

W>Normalmente para compensar o fato de µp< µn

e assim podemos ter βp= β n

Inversor CMOS - Comportamento Elétrico

G

G

S

S

DD

VDD

VEVS

IDS

ISD=-IDS

Transistor canal p•VGS=VE-VDD•VDS=VS-VDD•IDS=-ISD

Transistor canal n•VGS=VE•VDS=VS

IDSn=-IDSp

Curva Característica de TransferênciaIDSn=-IDSpVS

VE

VDD

VTn VINV VDD-|VTp| VDD

A

B

C

DE

0,7VDD

0,3VDD

VDD/2

VS

VE

VDD

VTn VINV VDD-|VTp| VDD

A B

C

DE

0,7VDD

0,3VDD

VDD/2

1 23

4

5

67 8

Regiões Operacionais

A - nMOS cortepMOS triodo

B - nMOS saturaçãopMOS triodo

C - nMOS saturaçãopMOS saturação

D - nMOS triodopMOS saturação

E - nMOS triodopMOS corte

Influência da Relação βn/ βp na Curva Característicade Transferência

p

n

p

nTnTpDD

INV

1

VVV

V

ββ

ββ

+

++=

VS

VE

VDD

VDD

1/16116

βn/ βp

p

pp

n

nn

p

p

ox

oxp

n

n

ox

oxn

p

n

L

WLW

L

W

x

LW

x

µ

µ

εµ

εµ

ββ ==

VDD/22,5

3,41,6

Margens de Ruído

VS

VE

VDD

VINV VDD

MRH

MRL

VIL VIH

1dVdV

E

S −=

Margem de ruído em nível alto:( )DDINVDDIHDDIHOHH V1,0VVVVVVMR +−≅−=−=

INVDDH VV9,0MR −≅

Margem de ruído em nível baixo:

DDINVILOLILL V1,0V0VVVMR −≅−=−=

DDINVL V1,0VMR −≅

A aproximação acima é válida para 2V≤VINV ≤3V (maioria dasaplicações) e garante erro inferior a 10% nesta faixa

Exercício:Projete um inversor CMOS que tenha VINV=3 V. Esboce a curva detransferência estática.Dados:VDD=5 V; VTn=1 V; VTp=-1 V; Ln=Lp; µn=600 cm2/Vs; µp=200 cm2/VsDimensão mínima= 5 µm

Determinar: Wp, Lp, Wn, Ln, MRL e MRH.

Porta Lógica NAND - Comportamento EstáticoVDD

A

B

S

LpAWpA

LpBWpB

LnAWnA

LnBWnB

ef

ef

ef

ef

p

n

p

nTnTpDD

INV

1

VVV

V

ββ

ββ

+

++=

efp

p

ox

oxpp L

W

xef

=

εµβ

efn

n

ox

oxnn L

Wxef

= εµβ

Resistência efetiva do transistor:

n

nn W

LR ≈

p

pp W

LR ≈

A resistência efetiva dos transistores éproporcional à relação L/W

Para a determinação dos fatores de ganho βpef e βnefutiliza-se a resistência efetiva, equivalente à

associação série/paralelo dos transistores nMOS epMOS (análoga à associação série/paralelo de

resistências)

Associação paralelo de transistores pMOS:

efn

n

n

n

n

nnnefn W

LW

L

W

LRRR

B

B

A

A

BA

=+=+=

Associação série de transistores nMOS:efp

p

p

p

p

pppefp

WL

1

W

L1

W

L1

R1

R1

R1

B

B

A

ABA

=+=+=

VE VS

VDD

VE

VDD

VS

VINV

Porta Lógica NOR - Comportamento Estático

RpA

RpB

RnA

RnB

ef

ef

ef

ef

p

n

p

nTnTpDD

INV

1

VVV

V

ββ

ββ

+

++=

efp

p

ox

oxpp L

W

xef

=

εµβ

efn

n

ox

oxnn L

Wxef

= εµβ

VDD

A

B

S

Neste caso: Associação paralelo de transistores nMOS:

efp

p

p

p

p

pppefp W

L

W

L

W

LRRR

B

B

A

ABA

=+=+=

Associação série de transistores pMOS:efn

n

n

n

n

nnnefn

WL

1

W

L1

W

L1

R1

R1

R1

B

B

A

ABA

=+=+=

VE VS

VDD

VE

VDD

VS

VINV

Porta Lógica Complexa - Comportamento Estático

ef

ef

ef

ef

p

n

p

nTnTpDD

INV

1

VVV

V

ββ

ββ

+

++=

RpA

RpB

RnA

RnB

VDD

AB

S

A

B

C

C RnC

RpC

A

VEVS

B

C

S

VDD VE

VS

VINV

A

A

n

nAn W

LR =

B

B

n

nBn W

LR =

C

C

n

nCn W

LR =

A

A

p

pAp W

LR =

B

B

p

p

Bp W

LR =

C

C

p

p

Cp W

LR =

CB

ACBA

nn

nnnnefn

R1

R1

1RR//RRR

++=+=

( )( )

CBA

CBA

ppp

pppefp

RR1

R1

1RR//RR

++

=+=

Exercício:Projete uma porta NAND de 3 entradas que tenha VINV=2 V.Dados:VDD=5 V; VTn=1 V; VTp=-1 V; Ln=Lp; µn=3µpDimensão mínima= 2 µmDeterminar: LnA, LnB, LnC, WnA, WnB, WnC

LpA, LpB, LpC, WpA, WpB, WpC

Exercício:Projete as dimensões mínimas possíveis dos transistores nMOS e pMOSdo circuito abaixo, para que este tenha MRL=2,0 V.Dados:VDD=5 V; VTn=1 V; VTp=-1 V; Ln=Lp; µn=2µpDimensão mínima= 2 µm

VDD

A B

SA

B

C

C

Exemplo: POLISILÍCIO

L=100µm e W=5 µm

Comportamento Dinâmico

1. ResistênciasL

XW

WL

.RR RX

:onde

W.XL

R

FOLHAFOLHA==ρ

ρ=

Material RFOLHA [ ΩΩΩΩ ]Alumínio 0,05Silicetos 2

N+ 20P+ 50

Polisilício 30Ω== 600

5100

.30RPOLI

L= 100µm

W= 5µm

2.Capacitâncias

D

BG

S

A.x

CC

CCCC

ox

oxóxidoG

GBGDGSG

ε=≅

++=

• CAPACITÂNCIA MOS

CGB

CGS

CGD CDB

CSB

onde:

CDB …… CJ Dreno

CSB …… CJ Fonte

• CAPACITÂNCIA DE JUNÇÃO (CJ)

N NP

N N

Perfil:

Planta:

CJP (periférico)CJA (área)

a

b

CJ = CJA.( a.b ) + CJP.( 2a + 2b )

Capacitância totalassociada à porta

CJ = CJA.( área ) + CJP.( perímetro )

Exercício:Dado o circuito abaixo, calcular as capacitâncias nos pontos indicados.Dados:CJA= 1x10-4 [pF/ µm2]CJP= 1x10-3 [pF/ µm]εox= 40x10-14 [F/cm]xox(porta)= 20nm

CBCA

CC

BA

C10 inversores

L=20µm

a=50µm

W=100µm

Dre

no

Font

e

Tempos de Atraso, Subida e Descida de umInversor CMOS

VDD

VE VS

CL

VE

VS

t

t

VDD

VDD90%

10%

trtf

50%

tpHL tpLH

• tpLH ..tempo entre o sinal na entrada atingir 50% (descendente) e osinal na saída também 50% no sentido ascendente.

•tpHL ..tempo entre o sinal na entrada atingir 50% (ascendente) e o sinalna saída também 50% no sentido descendente.

• td … média dos tempos de propagação do sinal lógico;

• tr …. tempo do sinal na saída subir de 10% a 90% do seu total.

• tf ….tempo do sinal na saída descer de 90% a 10% do total.

Propagação de um sinal lógico

2t

tp rLH ≅ 2

ttp f

HL ≅ 2tptp

t HLLHd

+=

4tt

t frd

+=

TEMPO DE DESCIDA:

VDD

CL

iC

VDS = VS

iC = IDS

IDS

0,9 VDDVDD-VTN

t1t2

0,1 VDD

( )

V

V.2019.Vln .

)VV.(C

t

V)VV(2

V

Vd

)V(V .C.2

t

)V(V .V1,0V.2.C

dV )V(V .

C.2 t

:VV V para )VV(2dt

dVC

DD

TNDD

TNDDN

L2

VV

V1,0S

TNDD

2s

S

TNDDN

L2

2TNDDN

DDTNLV90,0

VVS2

TNDDN

L1

TNDDS2

TNDDNs

L

TNDD

DD

DD

TNDD

−−

=

−

−−

=•

−−=

−=•

−≥−=−

−

−

β

β

ββ

β

DDN

Lf

DDTN

DD

TNDD

TNDD

DDTN

TNDDN

Lf

V.C

.4t

:então V2,0V :Dados

VV.2019.V

ln.21

VVV.1,0V(

.)VV.(

C.2t

:Logo

β

β

≅

≅

−+−

−−

=

TEMPO DE SUBIDA: VDD

CL

I

DDP

Lr

DDTP

DD

TPDD

TPDD

DDTP

TPDDP

Lr

V.C

4. t

0,2.V |V| :Dado

VV.20V.19

ln.21

|V|VV1,0|V|

.|)V|V.(

C.2t

:amentelogAna

β

β

≅

≅

−+

−−

−=

EXEMPLO:

PNNprf

PN

PNPNr

f

PNPN

2. compensa W.2 W:pois tt

: Para

.2 2. :pois 2t

t

:) L L e W W( dimensão mesma de res transistoPara

µµ

ββ

ββµµ

===

=

≅==

==

1 - Exercício:Dado um inversor que alimenta 10 entradas de inversores, cuja dimensãodos transistores nMOS e pMOS são iguais a da figura abaixo.Pede-se:a. Calcular CLb. Determinar tr , tf e tdDados:CJA= 1x10-4 [pF/ µm2] ; CJP= 8x10-4 [pF/ µm] ; CPorta= 5x10-4 [pF/ µm2] ;βN= 400x10-6 [ A/V2] ; βP= 200x10-6 [ A/V2] ; VDD = 5V

CL

10

portas FONTE DRENO

L=5µm

a=10µm

W=20µm

Porta

a=10µm

2 - Exercício:Projete um circuito inversor que tenha VINV= 2,5V e tempo de atrasotd= 4ns.

Dados:VDD = 5V ;VTN = 1V ; VTP = -1V ; µN = 600 [ cm2/V.s] ;µP = 300 [ cm2/V.s] ; xox = 400Å ; εox= 40x10-14 [F/cm] ; LN = LP ;Dimensão mínima= 5 µm ; CL=1pF

PORTA LÓGICA NAND: COMPORTAMENTO DINÂMICO

VDD

A

B

S

CL

CD

)alimentano está entradas quantas de depende(

entradas0

erconexãointsaídaL

EFn

n

ox

oxnNEF

EFp

p

ox

oxpPEF

frd

DDNEF

Lf

DDPEF

Lr

CCCC

LW

.x

.

L

W.

x.

4

ttt

V.C.4

t ; V.

C.4t

++=

=

=

+=

==

≅

εµβ

εµβ

ββ

PORTA LÓGICA NOR E OUTRAS: ( Idem anterior )

1 - Exercício:Projete uma porta NAND de duas entradas que tenham MRL = 2,5V etr = 10ns.

Dados:VDD = 5V ;VTN = 1V ; VTP = -1V ; µN = 400 [ cm2/V.s] ;µP = 200 [ cm2/V.s] ; xox = 40 [nm] ; εox= 40x10-14 [F/cm] ; LN = LP ;Dimensão mínima= 2 µm ; CL=2pF

2 - Exercício:Projete a função utilizando a técnica da associaçãosérie/paralelo que tenha VINV=2,5 V e tf=20 ns.

Dados:VDD = 5V ;VTN = 1V ; VTP = -1V ; µN = 400 [ cm2/V.s] ;µP = 200 [ cm2/V.s] ; xox = 40 [nm] ; εox= 40x10-14 [F/cm] ; LN = LP ;Dimensão mínima= 5 µm ; CL=2pF

( )( )DC.BAF ++=

Potência Estática (PSTAT)Em tecnologias avançadas, com transistores de dimensões reduzidas, a

aproximação de que corrente que flui no transistor quando este estácortado (IOFF) é zero não é mais válida

log (IDS)

VGSVTn

IOFF

Transistor com dimensões reduzidas

Transistor com grandes dimensões

#

DDOFFSTAT V.I.P η=

Número de transistores

Potência Dinâmica (PDYN)

Devida às transições de nível lógico do circuito

2DDLDYN V.C.fP =

Frequência de operação do circuito

2DDLDDOFFDYNSTAT V.C.fV.I.PPP +=+= η

CMOS Dinâmico

VDD

S

φ(clock)

nMOS

VDD

S

nMOS

pMOS

Estático Dinâmico

Exemplo:

VDD

A B

SA

B

C

C

VDD

SA

Bφ C

CABF +=

φ =1 CABF +=

φ =0 1F = (pré-carga)

Circuito de Entrada com ProteçãoVDD

PAD

Entrada

R

D1

D2

Para VX>VDD D1 conduz e não deixa VX>VDD+0,6

Para VX<GND D2 conduz e não deixa VX<-0,6

X

Circuito de Saída com 3o Estado (Tri-State)VDD

C

D

PAD

Saída

Controle (C) Dado (D) Saída (S)

0 X 3o Estado (Alta Impedância)1 0 01 1 1

Projeto de amplificadores

utilizando transistores MOS

Em muitos circuitos utilizados em telecomunicações, um dosblocos mais importantes é o de amplificação dos sinais

provenientes da antena. Tais sinais possuem amplitude dealguns microvolts, logo precisam ser amplificados paraposterior utilização pelos demais estágios do circuito.Particularmente em circuitos integrados, o transistor é

largamente utilizado não somente em circuitos digitais, comotambém analógicos, tais como os amplificadores. Isto deve-se

à facilidade de incorporar-se no mesmo circuito elementosdigitais e analógicos semelhantes, o que simplifica o processo

de fabricação.

Motivação

Introdução: Amplificador com carga resistiva

O sinal aplicado à porta do transistor MOS é composto por duas

parcelas: uma contínua (VIN, DC), responsável por fixar o ponto

de trabalho do transistor, e outra alternada VIN, AC, a qual se

deseja amplificar

VDD=5 V

RD= 1 KΩ

VIN

VOUT=VOUT, DC+VOUT, AC

Ids

'v(5)'

0.0 1.0 2.0 3.0 4.0 5.0Vout [V]

-0.0m

2.0m

4.0m

6.0m

8.0mId

s [A

]

0,5 V

1,0 V

1,5 V

2,0 V

20,10,25,45,2

VV

AAC,IN

AC,OUTV −=

−−==

VOUT [V]

Utilizando as equações básicas do transistor MOS pode-se provar que o ganho de

tensão deste amplificador é expresso por:

DmAC,IN

AC,OUTV Rg

VV

A −==Onde gm é a transcondutância do transistor (na região de saturação):

( )2VV

I2

TnGSNDS

−= βGS

DSm V

Ig

∂∂=

( )TnGSNm VVg −= βAssim, dado o ganho desejado para o circuito, pode-se determinar as dimensões do

transistor MOS para obter tal amplificação. O sinal negativo indica que o sinal de

saída encontra-se 180o for a de fase em relação à tensão de entrada

Espelho de Corrente

1

2REFO

LWLW

II

=A corrente IO é um

múltiplo de IREF, definido

pelas dimensões dos

transistores.

VDD

IREF

M2M1

IOIREF

M2M1

IO

VDD

VDD

VOUTVIN

IREF

M2

M3

M1

Amplificador CMOS com Espelho de Corrente

A corrente de dreno do

transistor M3 é um

múltiplo de IREF, definido

pelo espelho de corrente

formado pelos transistores

pMOS.

As tensões VIN e VOUT são compostas por componentes contínuas (pontode polarização) e alternadas (parcela amplificada).

Com base nas equações básicas dos transistores

I 2

V

V

VA EAn

AC,IN

AC,OUTV

β−==

3ox

oxnn L

Wx

= εµβ VEA é a tensão Early do transistor

'v(5)'

0.0 1.0 2.0 3.0 4.0Vds [V]

-0.0u

20.0u

40.0u

60.0u

80.0u

Ids

[A]

'v(5)'

-10.0 -5.0 0.0 5.0Vds [V]

-0.0u

20.0u

40.0u

60.0u

80.0u

Ids

[A]

VEA

Curva de Transferência Estática'v(4)'

0.0 1.0 2.0 3.0 4.0 5.0Vin [V]

0.0

1.0

2.0

3.0

4.0

5.0V

out

[V]

'v(5)'

0.0n 50.0n 100.0n 150.0n 200.0ntime [sec]

1.70

1.72

1.74

1.76

1.78

1.80V

in [V

]

'v(4)'

0.0n 50.0n 100.0n 150.0n 200.0ntime [sec]

1.5

2.0

2.5

3.0

3.5

4.0

4.5

Vou

t [V

]

25,3171,179,110,460,1

AV −≈−−≈

Exercício 1:Projetar um amplificador CMOS que possua fator de ganho AV=-100,sabendo-se que os transistores nMOS e pMOS do circuito possuemVEA=-100 V e que a fonte de corrente externa fornece IREF= 100 µA

Dados:µnCox = 20 [ µA/V2] ; Io=200 µA; Dimensão mínima= 2 µm

Exercício 2:O circuito abaixo representa uma associação de dois amplificadores CMOS, utilizandoa mesma fonte de corrente (IREF). Sabe-se que a tensão Early dos transistores nMOS epMOS é igual a VEA=-100 V. No primeiro estágio do circuito, a corrente é igual aI2= 100 µA e o ganho AV1=-100. No segundo estágio, o transistor M4 possui L4=L5= 10µm. Determinar as dimensões dos transistores e o ganho do segundo estágio do circuito.Dados: IREF=400 µA; Dimensão mínima= 5 µm; W1=W2=W4/4=W5/2; µnCox = 40µA/V2

VDD

VOUT2VIN1

IREF

M2

M3

M1

M5

M4

VOUT1

VIN2

I2 I4