Microeletrônica - UERJ :: Laboratório de Engenharia...

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Microeletrônica

Germano Maioli Penellohttp://www.lee.eng.uerj.br/~germano/

Sala 5145 (sala 17 do laboratorio de engenharia elétrica)

Aula 17

http://www.lee.eng.uerj.br/~germano/Microeletronica%20_%202015-1.html

Modelos para projetos digitais

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Após ver alguns detalhes da fabricação dos MOSFETs, agora veremos modelos que utilizaremos em designs digitais

De uma forma simples, o MOSFET é analisado em projetos digitais como uma chave logicamente controlada.

Modelo de MOSFET digitalResistência de chaveamento efetiva

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Modelo inicial para um MOSFET chaveando

Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido.

Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência.

Modelo de MOSFET digitalResistência de chaveamento efetiva

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NMOS de canal curto (fator de escala de 50 nm e VDD =1V)

PMOS de canal curto (fator de escala de 50 nm e VDD =1V)

NMOS de canal longo (fator de escala de 1 m e VDD = 5V)

PMOS de canal longo (fator de escala de 1 m e VDD = 5V)

mobilidade elétron é maior que a do buraco

Modelo de MOSFET digitalEfeitos Capacitivos

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Adicionando efeitos das capacitâncias no modelo

Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão – cálculo melhor é feito com simulações)

Capacitância é vista como 2(Cox/2) = Cox

Modelo de MOSFET digitalEfeitos Capacitivos

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Adicionando efeitos das capacitâncias no modelo

Modelo melhorado

Modelo de MOSFET digital

Resumo

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Tempo de transição e de atraso

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Relembrando


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Tempo de subida - tr

Tempo de descida- tf

Tempo de subida da saída- tLH

Tempo de descida da saída- tHL

Tempo de atraso low to high - tPLH Tempo de atraso high to low - tPHL


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No nosso modelo digital:

Ctot = capacitância total entre o dreno e o terra.

Modelo simplificado para ser usado no cálculo a mão apenas!

Tempo de descida da saída- tHL

Tempo de atraso high to low - tPHL

Projeto digital

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Por que NMOS e PMOS têm tamanhos diferentes?

Casamento da resistência de chaveamento efetiva

MOSFET pass gate

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NMOS é bom para passar sinal lógico 0

NMOS não é bom para passar sinal lógico 1

MOSFET pass gate

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NMOS é bom para passar sinal lógico 0

NMOS não é bom para passar sinal lógico 1

MOSFET pass gate

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PMOS não é bom para passar sinal lógico 0

PMOS é bom para passar sinal lógico 1

Em uma análise complementar, observamos que

Atraso num pass gate

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Exemplo:

Atraso num pass gate

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Valor calculado diferente do medido (simulado)!

Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato!

Transmission gate

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Acoplar um NMOS e um PMOS

Desvantagens:Aumento de área utilizada no leiauteDois sinais de controle

Tempo de atraso diminui

Inversor CMOS

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Bloco de construção fundamental para a circuitos digitais

A dissipação de potência estática do inversor é praticamente zero!O NMOS e o PMOS podem ser projetados para ter as mesmas característicasO gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs

Inversor CMOS

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Características DC

Característica de transferência de tensão

Pontos A e B definidos pela inclinação da reta igual a -1

Ventrada < VIL estado lógico 0 na entradaVentrada > VIH estado lógico 1 na entrada

VIL < Ventrada < VIH não tem estado lógico definido

Situação ideal VIH - VIL = 0

Inversor CMOS

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Características DC VTC - Característica de transferência de tensão

Importante – Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!)

O mesmo fenômeno é significativo se o transistor chaveia lentamente.

Inversor CMOS

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Ruído

Os limites de ruído indicam quão bem o inversor opera em condições ruidosas.

Se

Caso ideal:

Caso ideal:

Inversor CMOS

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Ponto de chaveamento do inversor (VSP)

Os dois transistores estão na região de saturação e a mesma corrente passa por eles

Inversor CMOS

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Limite de ruído e VTC ideais

Limites de ruídos iguais garante melhor performance

Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante

Exemplo

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Se n/p = 1, temos VSP = VDD/2

Desenhando MOSFETs com mesmo L

Mesmo resultado eu obtivemos para fazer

Num MOSFET de canal longo

Características de chaveamento

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Utilizando o modelo digital que havíamos criado na última aula

ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer!

Vamos examinar as capacitâncias e resistências parasíticas do inversor


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Tempos de atraso


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Tempos de atraso

Se o inversor estiver conectado a uma carga capacitiva:

Exemplo

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Exemplo

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A simulação não dá exatamente o mesmo resultado!(~20ps)

Fazer com que Rp = Rn faz com que a capacitância de entrada aumente!

Exemplo

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Exemplo

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Simulação

Ring oscillator

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Vimos que existe um atraso na propagação de sinal em uma porta inversora.

O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira?

Ring oscillator

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Frequência de oscilação

Onde n é o número impar de inversoras.

Cada inversor chaveia duas vezes durante um período de oscilação. Tempo de chaveamento de um inversor = tPHL + tPLH

Ring oscillator

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O ring oscillator é normalmente utilizado para indicar a velocidade de um processo

Ring oscillator

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Qual a capacitância total de inversores idênticos acoplados?

Ring oscillator

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Ring oscillator

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Com:

Desta maneira:

Ring oscillator

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Aplicações

Gerador de números aleatórios por hardware

https://en.wikipedia.org/wiki/Hardware_random_number_generator

Oscilador controlado por tensão

https://en.wikipedia.org/wiki/Voltage-controlled_oscillator

Inversor

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Dissipação de potência dinâmica

Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados.

Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é

Inversor

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Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados.


Lembrando que a corrente só é fornecida quando o PMOS está ligado

Inversor

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A potência total é

Inversor

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A potência total é

A potência dissipada depende das capacitâncias, da fonte e da frequência

Muito esforço é feito para reduzir esta dissipação! Uma das maiores vantagens do CMOS é a baixa dissipação de potência.

Inversor

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Para caracterizar a velocidade de um processo, o power delay product (PDP) é utilizado:

Um processo rápido pode dissipar mais potência e esse produto quantifica as duas características simultaneamente.GaAs tem um atraso de propagação menor mas dissipa mais potência e pode ser comparado com a tecnologia CMOS de 50 nm.

Exemplo

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Exemplo

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Exemplo

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Simulação

f ~1.25 GHz

Exemplo

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Simulação

f ~1.25 GHz Pavg = 19.6W (apenas 1 inversor) PDP = 431x10-18 JProcesso de 50nm

Trabalho

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Projetar um oscilador em anel (ring oscillator) de 5 estágios utilizando a porta inversora desenvolvida no projeto anterior. Estime a frequência de funcionamento do oscilador (cálculo a mão) e compare com o valor simulado.

Entrega do trabalho: Dia 30/11/2016 (Ao enviar o trabalho, inclua seu nome no título do arquivo)

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