DE2 - Tutorial de gravação

UNIFEI – Universidade Federal de ItajubáIESTI - Instituto de Engenharia de Sistemas e Tecnologia da InformaçãoELT029/ELT041 – Laboratório de

Desenvolvimento com a placa Altera

A placa DE2

A placa DE2 da Altera é um kitprogramáveis em campo (FPGA) Cyclonesérie EP2C35F672C6N que, agregado adesenvolvidas aplicações simples de lógica combinacional envolvendo processamento de sinais de áudio, vídeo e afins.

A figura seguinte apresenta a placa DE2 e evidencia seus periféricos

Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologia da Informação

Laboratório de Eletrônica Digital I / Digital II

Desenvolvimento com a placa Altera DEProf. Rodrigo de Paula Rodrigues

10 de Abril de 2012

kit de desenvolvimento para apreciação da família de arranjos de portas Cyclone II. Essa placa emprega um dispositivo de lógica programável da

agregado ao conjunto de periféricos do kit, permitem com que sejam simples de lógica combinacional até complexas aplicações

envolvendo processamento de sinais de áudio, vídeo e afins.

A figura seguinte apresenta a placa DE2 e evidencia seus periféricos.

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DE2

de desenvolvimento para apreciação da família de arranjos de portas dispositivo de lógica programável da

permitem com que sejam até complexas aplicações de lógica sequencial

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Periféricos na placa DE2: A – Conector de alimentação da placa; B – Conector USB para o gravador USB-Blaster; C – Conector USB para atuar como cliente USB; D – Conector USB para atuar como hospedeiro USB; E – Conectores de entrada e saída de áudio; F – Conectores de entrada e saída de vídeo; G – Conector Ethernet RJ45; H – Conector RS232; I – Conector de entrada OS2 para mouse e teclado; J – Conectores de expansão; K – Conector para cartão de dados SD; L – Porta de comunicação infra-vermelho; M – Chaves de apertar; N – Chaves de seleção liga/desliga; O – Conjunto de diodos emissores de luz (LED); P – Display LCD de 16x2 linhas; Q – Chave de escolha entre os modos de gravação e programação; R – Botão liga/desliga da placa DE2; S – Memória SDRAM de 8 MB; T – Memória SRAM de 512 kB; U – Memória Flash de 4 MB; V – FPGA Cyclone II EP2C35F672C6N; X – Memória de configuração para o FPGA; W – Displays de 7 segmentos.

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Periféricos da placa DE2 Alguns dos periféricos presentes no kit DE2 são citados na sequência. 1 - Chaves de seleção de estado As chaves de seleção de estados são os periféricos de SW[0] a SW[17]. Seu estado lógico alto ocorre

quando a chave estiver em sua posição para cima.

Chave de seleção

Periférico FPGA

SW[0] PIN_N25

SW[1] PIN_N26

SW[2] PIN_P25

SW[3] PIN_AE14

SW[4] PIN_AF14

SW[5] PIN_AD13

SW[6] PIN_AC13

SW[7] PIN_C13

SW[8] PIN_B13

Chave de seleção

Periférico FPGA

SW[9] PIN_A13

SW[10] PIN_N1

SW[11] PIN_P1

SW[12] PIN_P2

SW[13] PIN_T7

SW[14] PIN_U3

SW[15] PIN_U4

SW[16] PIN_V1

SW[17] PIN_V2

2 - Botões de pressionamento Os botões de pressionamento presentes no kit são os periféricos de nome KEY[0] a KEY[3]. Estas

chaves são do tipo normalmente fechadas e, desta forma, geram um pulos negativo ao serem pressionadas. Sem pressionamento, essas chaves geram nível lógico alto.

Botões

Periférico FPGA

KEY[0] PIN_G26

KEY[1] PIN_N23

KEY[2] PIN_P23

KEY[3] PIN_W26

3 - LEDs de sinalização O kit DE2 possui 2 grupos de LEDs associados a pinos de seu dispositivo de lógica programável. Os

periféricos de nome LEDR[0] a LEDR[17] emitem luz na cor vermelha, periféricos de nome LEDG[0] a LEDG[8] emitem luz na cor verde.

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LEDs de cor vermelha

Periférico FPGA

LEDR[0] PIN_AE23

LEDR[1] PIN_AF23

LEDR[2] PIN_AB21

LEDR[3] PIN_AC22

LEDR[4] PIN_AD22

LEDR[5] PIN_AD23

LEDR[6] PIN_AD21

LEDR[7] PIN_AC21

LEDR[8] PIN_AA14

LEDs de cor vermelha

Periférico FPGA

LEDR[9] PIN_Y13

LEDR[10] PIN_AA13

LEDR[11] PIN_AC14

LEDR[12] PIN_AD15

LEDR[13] PIN_AE15

LEDR[14] PIN_AF13

LEDR[15] PIN_AE13

LEDR[16] PIN_AE12

LEDR[17] PIN_AD12

LEDs de cor verde

Periférico FPGA

LEDG[0] PIN_AE22

LEDG[1] PIN_AF22

LEDG[2] PIN_W19

LEDG[3] PIN_V18

LEDG[4] PIN_U18

LEDG[5] PIN_U17

LEDG[6] PIN_AA20

LEDG[7] PIN_Y18

LEDG[8] PIN_Y12

4 – Displays de 7 segmentos Estão presentes oito displays de 7 segmentos na placa. Esses periféricos recebem a designação de

HEX[0] a HEX[7] e são do tipo anodo comum, ou seja, cada um de seus segmentos é ativo com nível lógico baixo. O pino de acionamento do segmento de ponto decimal de cada um desses periféricos não foi conectado a um pino do FPGA e, desta forma, não pode ser manipulado.

Para se trabalhar com esse tipo de display, se deve especificar o sinal de estado de acionamento para

cada um dos 7 segmentos que compõem um dígito. A forma mais comum de aplicar este tipo de periférico é utilizá-lo como display numérico de 0 a 9, muito embora seja possível também se trabalhar com os dígitos hexadecimais de a a f. As duas próximas tabelas possuem a relação entre os dígitos hexadecimais e os respectivos estados lógicos necessários para reproduzi-los por meio dos displays de 7 segmentos presentes na placa DE2.

Dígito a b c d e f g

0 0 0 0 0 0 0 1

1 1 0 0 1 1 1 1

2 0 0 1 0 0 1 0

3 0 0 0 0 1 1 0

4 1 0 0 1 1 0 0

5 0 1 0 0 1 0 0

6 0 1 0 0 0 0 0

7 0 0 0 1 1 1 1

Dígito a b c d e f g

8 0 0 0 0 0 0 0

9 0 0 0 0 1 0 0

A 0 0 0 1 0 0 0

b 1 1 0 0 0 0 0

c 1 1 1 0 0 1 0

d 1 0 0 0 0 1 0

E 0 1 1 0 0 0 0

F 0 1 1 1 0 0 0

330 Ω

330 Ω

a

b

330 Ω

330 Ω

c

d

330 Ωe

330 Ω

330 Ω

f

g

3.3V

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As 8 tabelas seguintes possuem o mapa de associação dos segmentos dos oito displays presentes no kit de ensino.

HEX0

Periférico FPGA

a PIN_AF10

b PIN_AB12

c PIN_AC12

d PIN_AD11

e PIN_AE11

f PIN_V14

g PIN_V13

HEX1

Periférico FPGA

a PIN_V20

b PIN_V21

c PIN_W21

d PIN_Y22

e PIN_AA24

f PIN_AA23

g PIN_AB24

HEX2

Periférico FPGA

a PIN_AB23

b PIN_V22

c PIN_AC25

d PIN_AC26

e PIN_AB26

f PIN_AB25

g PIN_Y24

HEX3

Periférico FPGA

a PIN_Y23

b PIN_AA25

c PIN_AA26

d PIN_Y26

e PIN_Y25

f PIN_U22

g PIN_W24

HEX4

Periférico FPGA

a PIN_U9

b PIN_U1

c PIN_U2

d PIN_T4

e PIN_R7

f PIN_R6

g PIN_T3

HEX5

Periférico FPGA

a PIN_T2

b PIN_P6

c PIN_P7

d PIN_T9

e PIN_R5

f PIN_R4

g PIN_R3

HEX6

Periférico FPGA

a PIN_R2

b PIN_P4

c PIN_P3

d PIN_M2

e PIN_M3

f PIN_M5

g PIN_M4

HEX7

Periférico FPGA

a PIN_L3

b PIN_L2

c PIN_L9

d PIN_L6

e PIN_L7

f PIN_P9

g PIN_N9

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Gravação do dispositivo FPGA Os passos para se gravar uma descrição em HDL ou um circuito esquemático no dispositivo de

lógica programável presente na placa DE2 são os seguintes:

1. Especificar, junto ao projeto, o FPGA com o qual trabalhar; 2. Associar as portas de entrada e de saída do circuito a pinos do FPGA; 3. Especificar o tratamento aos pinos não utilizados; 4. Configurar o processo de gravação; 5. Efetuar a gravação.

1 - Especificação do FPGA com o qual trabalhar

Para que o projeto em desenvolvimento por meio do Quartus II possa ser programado no FPGA do kit DE2, o dispositivo EP2C35F672C6 deve ser especificado como o dispositivo de destino para o projeto. Para criar tal relacionamento, se deve executar os seguintes passos:

1 – Na interface do assistente de criação de novo projeto ou na interface acessível por meio da opção

de menu “Associações | Dispositivo” e, então, opção “Dispositivo”, escolher a família Cyclone II; 2 – Escolher o modelo EP2C35F672C6 na lista de dispositivos disponíveis.

Interface acessada durante o assistente de criação de novo projeto

Interface acessada através do item de menu “Associações|Dispositivo”

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2 - Associação das portas do circuito aos pinos do FPGA

Para que os periféricos presentes na placa DE2 possam ser acessados por um circuito esquemático ou uma descrição em HDL, os pinos relacionados aos periféricos da placa com os quais o projeto interagirá devem ser associados com as portas de entrada e saída do projeto em desenvolvimento.

Para se realizar o mapeamento em questão, deve-se abrir a interface de planejamento de pinos por

meio do botão de planejamento de pinos presente na interface principal do Quartus II.

Uma vez na interface de planejamento de pinos, basta associar cada uma das portas de entrada/saída

do projeto com um respectivo pino do FPGA. Este relacionamento pode ser feito ou se escolhendo cada um dos pinos presentes na representação gráfica do FPGA ou se utilizando a tabela de relacionamento presente na divisão inferior da interface.

Para realizar tal associação por meio da tabela, basta prosseguir à linha relacionada à porta a ser

associada e, na respectiva coluna localização, fornecer o nome do pino ao qual a porta será associada. Este processo deve ser repetido para cada uma das portas do circuito em desenvolvimento.

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Uma segunda forma de realizar a associação de pinos é importar uma associação já existente. Neste caso, as portas presentes no circuito em desenvolvimento devem coincidir com as portas de entrada e de saída presentes na associação a ser importada. O modelo do dispositivo lógico programável em uso pelo circuito e o presente no arquivo de importação também devem coincidir.

Para efetuar a importação de uma associação já existente, entre na interface de planejamento de pinos, acessível via botão de planejamento de pinos presente na interface principal do Quartus II ou por meio da opção de menu “Associações | Pinos”. Com tal interface aberta, seleciona a opção de menu “Associações | Importar associações”. Na interface que se abrirá, selecione o arquivo com as informações de associação de pinos e então confirme a importação.

3 - Tratamento aos pinos não utilizados

Uma vez que a placa DE2 contém um conjunto de periféricos fisicamente conectados aos pinos de seu FPGA, projetos que não se utilizem de todos os pinos do dispositivo devem colocar em estado de inatividade (alta impedância) todos os pinos que não tenham aplicação no projeto.

Cada um dos pinos de entrada/saída de um FPGA da família Cyclone II possui um estado de alta-impedância que pode ser ativado por meio de configuração no Quartus II . Esta configuração pode ser acessada por meio do botão “Opções do Dispositivo e de Pinos”, o qual é acessível por meio do item de menu “Associações | Dispositivo” e então a opção “Dispositivo”.

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Já na interface que se abre ao se pressionar o botão citado, deve-se acessar a aba “Pinos não utilizados” e, então, escolher a opção “Como entradas em estado de alta-impedância” (As input tri-stated) na caixa de seleção “Reserve pinos não utilizados como:”.

Importante: Uma vez efetuada a associação de pinos e a especificação do tratamento de pinos não utilizados, deve-se recompilar o projeto.

4 – Configuração do processo de gravação

Para que ocorra com êxito, o processo de gravação deve ser corretamente configurado. Com a placa DE2 corretamente conectada ao circuito de alimentação, ligada e então conectada ao

computador por meio de seu cabo de conexão USB, acesse o botão programador presente na interface principal do aplicativo.

Uma vez na interface de programação do dispositivo, acesse o botão “Configuração de Hardware”.

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Na interface que se abre, escolha o equipamento USB-Blaster na caixa de seleção do equipamento correntemente selecionado e então feche a interface por meio do botão fechar.

Ainda na interface de gravação, garanta que o equipamento selecionado é o USB-Blaster e que o

modo, JTAG.

Na chave de seleção presente na placa (periférico Q), selecione a posição “RUN”.

5 – Efetuando a gravação

Uma vez configurado o processo de gravação, a efetiva programação do FPGA é requisitada por meio do botão de Início presente na interface de gravação.

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Se a gravação for efetuada com sucesso, a barra lateral de progresso sinalizará 100% e o projeto

poderá, então, ser testado por meio da placa DE2 e seus periféricos.