zEstratégias de Decodificação de Endereço - UNICAMP · Capítulo 5 - Memória em...

EA078 Micro e Minicomputadores: Hardware - Prof. J.M. De Martino 161____________________________________________________________________________

____________________________________________________________________________Capítulo 5 - Memória em Microcomputadores

Estratégias de Decodificação de Endereço

Motivação: O projeto de memória para um microcomputador envolve a alocação da memória no espaço de endereçamento do processador. Esta alocação define o endereço de cada célula de armazenamento.




Espaço de Endereçamento do 680008 M Words (A23 - A01)(223 = 23 220 = 8 M Word)

ou

16 M Bytes (A23 - A00; onde A00 é implementado com os sinais UDS* e LDS*)(224 = 24 220 = 16 M Bytes).




Três estratégias:

Decodificação total

Decodificação parcial

Decodificação em bloco

Critérios para a escolha

Número de dispositivosPotência dissipadaVelocidade de decodificaçãoCustoÁrea ocupadaVersatilidadeConfiabilidadeTestabilidade




Decodificação Total

Cada célula de armazenamento está associada a um único endereço.

Todas as linhas de endereço são utilizadas para especificar a localização da célula de armazenamento.




Decodificação Total -Exemplo 1




Decodificação Total - Exemplo 1CS1* (0000 0000 0000) (A23-A12)CS2* (0000 0000 0001) (A23-A12)




Decodificação Total - Exemplo 2: Conectar a um 68000 os seguintes componentes:

10 K Words ROM (2K Words + 8 K Words) -ROM1(2K) ROM2(8K)

2 K Words RAM

2 Words Periférico 1 - PERI1

2 Words Perférico 2 - PERI2




Decodificação Total - Exemplo 2:

Passos para a solução:

Construir tabela de endereços.

Atribuir endereço único para cada componente.

Implementar o decodificador de endereço -lógica de decodificação.




Decodificação Total - Exemplo 2:

Tabela 5.1

figura 5.5




Decodificação Parcial.

Nem todas as linhas de endereço são utilizadas para especificar a localização da célula de armazenamento.

Cada célula de armazenamento pode estar associada a mais do que um endereço.




Decodificação Parcial - Exemplo 1

figura 5.6

figura 5.7




Decodificação Parcial - Exemplo 1

figura 5.7




Decodificação Parcial - Exemplo 2: Conectar a um 68000 os seguintes componentes:

10 K Words ROM (2 K Words + 8 K Words) -ROM1(2K) ROM2(8K)

2K Words RAM






Decodificação Parcial - Exemplo 2:

Passos para a solução:

Construir tabela de endereços.

Atribuir endereço para que não haja conflito entre componente - utilizar o menor número de linhas de endereço possível.

Implementar o decodificador de endereço -lógica de decodificação.




Decodificação Parcial - Exemplo 2:

tabela 5.2

figura 5.8




Decodificação Total X Decodificação Parcial

Total

Não há desperdício do espaço de endereçamento. Posso inserir novos componentes.

Lógica mais complexa. Aumento do número de componentes ou aumento da complexidade dos componentes.

Compromisso entre decodificação total e parcial ⇒ decodificação em bloco:

Decodificação em bloco: espaço de endereçamento é dividido em blocos totalmente decodificados. Cada bloco está associada a um único sub-espaço de endereçamento.



Projeto de decodificadores

Técnicas

Portas lógica

Decodificadores m para n

PROMs (programmable read-only memory)

PGAs (programmable gate arrays)

PLAs (programmable logic arrays)

PAL (programmable array logic)




Portas lógica

O decodificador é implementado utilizando portas lógicas simples, como AND, OR, NOR, NAND, INVERSOR. Utilizam dispositivos SSI (Small Scale Integration).

Vantagens potenciais: velocidade (utilizar a lógica mais rápida); custo.

Desvantagens potenciais: número alto de dispositivos (CIs); reduz a área disponível na placa para dispositivos mais nobres - por exemplo, memória.




Portas lógica - decodificador 3 para 8 (saída ativa em nível baixo)

A A A2*

1 0

*

A A A2*

1 0*

A A A2 1 0* *

A A A2*

1 0

A A A2*

1 0* *

A A A2 1 0*

A A A2 1 0

*

A A A2 1 0

A2 A0A1




Decodificadores m para n(interessante para a decodificação em bloco)

Decodificador implementado utilizando dispositivos decodificadores m-bits para n = 2msaídas.

Dispositivos comuns:

74LS138 decodificador 3 para 8

74LS139 decodificador dual 2 para 4

74LS154 decodificador 4 para 16




Decodificador 74LS138




Decodificador 74LS138 - exemplos de utilização

figura 5.12




Decodificador 74LS138 - exemplo projeto

figura 5.13




Decodificador 74LS138 - exemplo projeto

tabela 5.4

figura 5.14




PROM (Programmable Read Only Memory): memória apenas de leitura , não volátil, que pode ser gravada pelo usuário. “Gravada” significa que o usuário pode, através de circuito especial de gravação, definir o conteúdo da memória. As PROM permitem apenas uma gravação. As EPROM (Erasable Programmable Read Only Memory) admitem que o conteúdo da memória seja apagado e re-escrito novamente.

As memórias da família ROM (ROM, EPROM, EEPROM UVEPROM) podem ser utilizadas como forma de sintetizar funções lógicas.




PROM

figura 5.15




PROM

m entradas (endereço) ⇒ 2m

p saídasComo decodificador de endereço, a PROM nada mais é do que uma Look-Up Table (LUT)




PROM - exemplo

SBC com RAM, ROM e Periféricos

Dividir espaço em 1Kword (tamanho mínimo de dispositivos de memória 1Kword – 2 K Bytes)

Espaço de E/S 1 K Works comportando até 8 dispositivos.

Alocação segundo a tabela

table 5.6




PROM - exemplo

00 0000

00 0800

00 1000

00 1800

00 2000

00 2800

00 3000

00 C000

00 C800

00 D000

00 D800

00 E000

00 E800

00 F000

00 E000

00 E100

00 E200

00 E300

00 E400

00 E500

00 E600

00 E700

ROM1

ROM2

ROM3

RAM1PERI1

PERI2

PERI3




PROM - exemplo

table 5.7




PROM - exemplo

figura 5.16




PROM - exemplo

table 5.8




PROM - exemplo

figura 5.17




PROM - observações finais

Vantagens

Selecionar blocos de tamanhos variáveism entradas ⇒ divisão por 2m do espaço de endereços disponível (tamanho mínimo do bloco)Posso agrupar blocos e alocar dispositivos maiores. Selecionar o mesmo dispositivo em endereços de blocos diferentes.

Desvantagens:Aumento do tamanho da EPROM em função do número de linhas decodificadas ⇒ custo maior, tempo de programação maior.




Solução com portas lógicas ⇒rapidezSolução com ROM ⇒ flexibilidade e compactação.

FPGA (field programmable gate array), FPLA (field programmable logic array) e PAL (programmable array logic) procuram oferecer o melhor dos dois mundos - portas lógicas e ROM.

FPGA, FPLA, PAL são dispositivos compostos de portas lógicas de propósito geral que podem ser configurados (programados).

OBS.: Field indica que o usuário pode programar (em geral, é necessário aparelho especial para tal). Field se contrapõe àqueles que vem programados de fábrica e que não permitem a programação pelo usuário.




FPGA - field programmable gate array

fig 5.18




FPGA - field programmable gate array

As entradas das portas NAND podem ser configuradas (romper ou não o fusível) para a definição da lógica a ser realizada. Para cada entrada podemos definir a sua participação (com lógica positiva ou negativa) ou não na lógica NAND/AND. Ou seja, pode ser configurada para produzir produtos lógicos (and/nand) das variáveis de entrada.

Cada saída do dispositivo pode ser configurado para se comportar como porta NAND ou AND dependendo do fusível do XOR.




FPGA - exemplo decodificador 3 x 8

A A A2*

1 0

*

A A A2*

1 0*

A A A2 1 0* *

A A A2*

1 0

A A A2*

1 0* *

A A A2 1 0*

A A A2 1 0

*

A A A2 1 0

A2 A0A1




FPGA - Exemplo de aplicação

fig. 5.19

tabela 5.9




FPGA - Exemplo de aplicação

fig. 5.20




FPLA / PLA (Field Programmable Logic Array/ Programmable Logic Array)

Possui adicionalmente a capacidade da função lógico OR (é possível implementar somas de produtos).

PLA possui lógica interna parecida com as ROMs, entretanto não há a decodificação fixa n para 2n. Na PLA este circuito decodificador ésubstituído por um array programável de ANDs.




ROM - estrutura interna

figura 5.21

A2* A1A A2* A1A *

A2 A1A * A2* A1A

A2 A1A * A2 A1A A2A 1 A0

A2* A1A *

D2 D0D1

A2* A1A A2* A1A *

A2 A1A * A2* A1A

A2 A1A * A2 A1A A2A 1 A0

A2* A1A *




ROM - estrutura interna em termos de portas lógicas

A2* A1A A2* A1A *

A2 A1A * A2* A1A

A2 A1A * A2 A1A A2A 1 A0

A2* A1A *

D2 D0D1

A2* A1A A2* A1A *

A2 A1A * A2* A1A

A2 A1A * A2 A1A A2A 1 A0

A2* A1A *

A2* A1 A0

*

A2* A1 A0

*

A2 A1 A0

* *

A2* A1 A0

A2 A1 A0

*

A2 A1 A0

*

A2 A1 A0

A2 A0A1

A2* A1 A0

* *

D2 D0D1




FPLA

figura 5.23

16 X 48 X 8 16 entradas - 48 ANDs - 8 saídas

A2* A1A A2* A1A *

A2 A1A * A2* A1A

A2 A1A * A2 A1A A2A 1 A0

A2* A1A *

D2 D0D1




FPLA - exemplo (16 x 48 x 8)

A2* A1A A2* A1A *

A2 A1A * A2* A1A

A2 A1A * A2 A1A A2A 1 A0

A2* A1A *

D2 D0D1




PAL (Programmable Array Logic):matriz de ANDs programávelmatriz de ORs fixa.

figura 5.24

A2* A1A A2* A1A *

A2 A1A * A2* A1A

A2 A1A * A2 A1A A2A 1 A0

A2* A1A *

D2 D0D1

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