ApostilaTeoricaDigital2

UNIVERSIDADE FEDERAL DE PERNAMBUCODepartamento de Engenharia Elétrica e Sistema de Potencia - DEESP

Eletrônica Digital

Prof. Francisco NevesProf. Marcelo Cabral Cavalcanti

2008.2

Eletrônica Industrial - DigitalProfs. Francisco Neves e Marcelo Cabral Cavalcanti

Sistemas de Numeração

Sistema BinárioAlgarismos: 0 e 1

Decimal Binário0 01 12 103 114 1005 101

Conversão Binário DecimalDecimal: 4635

5 unidades = 5 x 10º = 53 dezenas = 3 x 10¹ = 306 centenas = 6 x 10² = 6004 milhares = 4 x 10³ = 4000

4635Binário: 11010

0 x 2º = 01 x 2¹ = 20 x 2² = 01 x 2³ = 81 x 24 = 16

26ou seja, 110102 =2610

Conversão Decimal Binário

51 2 25 x 2 + 1 = 51 eq. (I)11 25 1º resto(1)

Mas, 25 2 12 x 2 + 1 = 25 eq. (II)05 12 2º resto(1)

Substituindo a eq.(II) na eq.(I) temos:(12 x 2 + 1) x 2 + 1= 51 12 x 22 + 1 x 2 + 1 = 51 eq. (III)

2º resto12 2 6 x 2 + 0 = 12 eq. (IV)(0) 6 3º resto

Substituindo a eq.(IV) na eq.(III) temos:(6 x 2 + 0) x 22 + 1 x 2 + 1 = 6 x 23 + 0 x 22 + 1 x 2 + 1 = 51 eq. (V)

3º resto

6 2 3 x 2 + 0 = 6 eq. (VI)(0) 3 4º resto

Substituindo a eq.(VI) na eq.(V) temos:(3 x 2 + 0)x 23 + 0 x 22 +1 x 21 +1 = 3 x 24 + 0 x 23 + 0 x 22 + 1 x 21 + 1=51 eq.(VII)

4º resto3 2 1 x 2 + 1 = 3 eq. (VIII)(1) 1 5º resto

Substituindo a eq.(VIII) na eq.(VII) temos:(1 x 2 +1)x 24 +0 x 23 +0 x 22 +1 x 21 +1=1 x 25 +1 x 24 +0 x 23 +0 x 22 +1 x 21 +1 =51

5º resto

Isto significa que ao ordenarmos em ordem decrescente os restos, ou seja, n-ésimo resto,(n-1)º resto,..., 1º resto, teremos a representação do nosso número na base binária.Portanto: 1100112 = 5110

Podemos então simplesmente fazer:51 21 25 2

1 12 20 6 20 3 2

Caso tivermos números decimais, por exemplo: 101,1012 ou 0,37510, temos:

Vamos primeiro lembrar como podemos escrever um número em notação científica:Por exemplo, 10,5 na base 10:

10,510 = 1 x 101 + 0 x 100 + 5 x 10-1

Podemos escrever qualquer número em uma dada base desejada pelo método acima, senãovejamos:

101,1012 = 1 x 22 + 0 x 21 + 1 x 20 + 1 x 2-1 + 0 x 2-2 + 1 x 2-3

= 4 + 0 + 1 + 0,5 + 0 + 0,125 = 5,62510

101,1012 = 5,62510

0,37510 = X20,375 x 2 = 0,75 0,375 x 21 < 1 0,375 < 2-1

0,75 x 2 = 1,50 0,375 x 22 > 1 0,375 > 2-2

Mas, 2-2 = 0,250 0,375 - 0,250 = 0,125 1/ 4 de 0,50,50 x 2 = 1,0

1100112 = 5110

0,37510 = 0,01121 x 2-3 = 0,1251 x 2-2 = 0,250 x 2-1 = 0

10,510 = 1010,121 x 2-1= 0,50 x 20 = 01 x 21 = 20 x 22 = 01 x 23 = 8

Ao somarmos 0,5 + 2 + 0 + 8 = 10,5

Exemplo:4,810 X2

• Parte inteira:4 20 2 2

0 1410 = 1002

• Parte fracionária:0,8 x 2 = 1,60,6 x 2 = 1,2 0,810 = 0,110011001100...0,2 x 2 = 0,4 Dízima periódica0,4 x 2 = 0,8

Sistema Octal

Algarismos : 0,1,2,3,4,5,6,7

Conversão Octal Decimal

578 = 7 x 80 + 5 x 81 = 47101008 = 0 x 80 + 0 x 81 + 1 x 82 = 6410778 = 7 x 80 + 7 x 81 = 6310

Conversão Octal Binário

Octal Decimal BinárioOuRegra prática

0,37510 = 0,0112

2 8000 0001 1010 2011 3100 4101 5110 6111 7

3768 = 011111110 23 7 6

Conversão Binário Octal

Binário Decimal OctalOuRegra prática (separando de 3 em 3)

Conversão Decimal Octal72810 = X8

728 808 91 8(0)11 11 8

(3) (3) 172810 = 13308

Sistema Hexadecimal

0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F

Conversão Hexadecimal Decimal2B316 =3 x 160 + 11 x 161 + 2 x 162 = 69110

Conversão Hexadecimal BinárioConversão Binário Hexadecimal Regra prática (separando de 4 em 4)

2B316 = 001010110011 22 B 3

Conversão Decimal Hexadecimal

100010 16(8) 62 16

(14) 3pois 1410 = E16

100010 = 3E816

Operações aritméticas com números em binário

Adição

0 + 0 = 00 + 1 = 11 + 0 = 11 + 1 = 101 + 1 + 1 = 11

1 1 1 1 10110110

+111101110110001

Subtração

0 – 0 = 01 – 0 = 11 – 1 = 00 – 1 = 1 e empresta 1

111 1000-100 - 0111011 0001

Multiplicação

0 x 0 = 00 x 1 = 01 x 0 = 01 x 1 = 1

11010x 1000000

11010_110100

Divisão110100 1010__ 110100100010

Variáveis e Funções lógicas

- Conceitos: Grandezas analógicas e digitais- Valores que podem ser assumidos

1 variável : V ou F ( 1 ou 0 respectivamente)2 variáveisA B0 00 11 01 1

- Função de uma variável:• Não ou Not

A ƒ = Ã

- Funções de duas variáveis:• Função E ou AND

A B ƒ0 0 00 1 01 0 01 1 1

tabela da verdade

ImplementaçãoA B

Chave aberta = lâmpada apagada = 0

Porta E ou AndAB ƒ = A . B

• Função OU ou ORA B ƒ0 0 00 1 11 0 11 1 1

tabela da verdade

Implementação

Porta OU ou ORAB ƒ = A + B

• Função NE ou NAND

A B ƒ0 0 10 1 11 0 11 1 0

tabela da verdadePorta NANDAB ƒ = (A . B)

• Função NOU ou NOR

A B ƒ0 0 10 1 01 0 01 1 0

tabela da verdade

Porta NOR

AB ƒ = (A + B)

• Função OU EXCLUSIVO ou EXCLUSIVE OR

A B ƒ0 0 00 1 11 0 11 1 0

tabela da verdade

Porta OU EXCLUSIVO

AB ƒ = A + B

Expressões Booleanas,Circuitos lógicos e tabelas da verdade

• Todo circuito lógico é formado pela interligação das portas lógicas básicas.

A tabela da verdade abaixo é referente a este circuito:A B C D AB C CD S0 0 0 0 0 1 1 10 0 0 1 0 1 1 10 0 1 0 0 0 1 10 0 1 1 0 0 0 00 1 0 0 0 1 1 10 1 0 1 0 1 1 10 1 1 0 0 0 1 10 1 1 1 0 0 0 01 0 0 0 0 1 1 11 0 0 1 0 1 1 11 0 1 0 0 0 1 11 0 1 1 0 0 0 01 1 0 0 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 0 1 11 1 1 1 1 0 0 1

tabela da verdade• Circuito obtido de uma expressão

S = A . ( B + C ) . ( C + D ) . ( B + D)

B B + CC

B + D S

C + DD

Equivalência entre blocos lógicos

• Inversor

- A partir de porta NANDAB S = A.B

A B S0 0 10 1 11 0 11 1 0

Se B = A S = A.A = A

- A partir de porta NOR

A S = A + BB

A B S0 0 10 1 01 0 01 1 0

Se B = A S = A + A = A

• Porta NAND

A AB S = A.BB

• Porta NOR

A AS = A . B = A + B

A A S0 0 11 1 0

A S0 11 0

A A + B S = A + BB

Prova:

A B A B A . B A + B A + B0 0 1 1 1 0 10 1 1 0 0 1 01 0 0 1 0 1 01 1 0 0 0 1 0

• Porta ORA S A SB B

S = A + B S = A . B = A + BProva:

A B A + B A . B A . B0 0 0 1 00 1 1 0 11 0 1 0 11 1 1 0 1

• Porta NANDA A

S = A + B = A . BB B

Prova:

A B A + B A . B A . B0 0 1 0 10 1 1 0 11 0 1 0 11 1 0 1 0

• Porta ANDAB S = A + B = A . B

Prova:

A B A + B A + B A . B0 0 1 0 00 1 1 0 01 0 1 0 01 1 0 1 1

• Resumo

A A SB S B

A S A SB B

A A SB S B

A . B = A + BA . B = A + BA + B = A . BA + B = A . B

• Circuito OU- EXCLUSIVO

Notação : S = A + B = A . B + A . B

Símbolo

• Circuito COINCIDÊNCIA

Símbolo

Exercícios: mostrar quee mostrar que

Dica: Usar a tabela da verdade

S = A · B

S = A + B

Circuitos Combinacionais

A saída depende apenas dos níveis lógicos presentes nas entradas.

Exemplo 1

Deseja-se projetar um circuito para comandar os semáforos 1 e 2 de forma que:

1. Carro somente em B semáforo 2 verdesemáforo 1 vermelho

2. Carro somente em A semáforo 1 verdesemáforo 2 vermelho

3. Carros em A e B semáforo 1 verdesemáforo 2 vermelho

Considerações:

Há carro em A A = 1Não há carro em A A = 0Há carro em B B = 1Não há carro em B B = 0Semáforo 1 verde V1 = 1 Vm1 = V1Semáforo 1 vermelho Vm1 = 1Semáforo 2 verde V2 = 1 Vm2 = V2Semáforo 2 vermelho Vm2 = 1

Situação A B V1 Vm1 V2 Vm20 0 0 X = 0 X = 1 X = 1 X = 01 0 1 0 1 1 02 1 0 1 0 0 13 1 1 1 0 0 1

X = Condição irrelevanteObs.: V1 = Vm2 e V1 = Vm1

V2 = Vm1

V1 deve acender nas situações 2 ou 3V1 = A . B + A . B A A . B

V1Sit. 2 Sit. 3 A . B

Semáforo 2

Semáforo 1

Semáforo 1Rua A (preferencial)

Simplificando:V1 = A . ( B + B ) = A . 1V1 = A

Exemplo 2

SA SB SC

Prioridades:1. CD2. DVD3. Rádio

O rádio só liga se não houver CD nem DVD.O DVD só liga se não houver CD.Convenções:Si = 1 chave Si fechada

Situação A B C SA SB SC0 0 0 0 X = 0 X = 0 X = 01 0 0 1 0 0 12 0 1 0 0 1 03 0 1 1 0 1 04 1 0 0 1 0 05 1 0 1 1 0 06 1 1 0 1 0 07 1 1 1 1 0 0

SA = ABC + ABC + ABC + ABC =AB( C+C ) + AB( C+C )=AB + AB = A ( B+B)= A(situação 4,5,6 ou 7)

SB = ABC + ABC =AB( C+C ) = AB(situação 2 ou 3)

SC = A . B . C (situação 1)

A V1 = Vm2

V2 = Vm1

CD DVD Rádio

Amplificador

A SAB SB

1. Cada termo associado a uma situação com saída 1 é denominado mintermo(m).

Exemplo: m2 = ( no exemplo do amplificador)

2. Uma função das variáveis de entrada pode sempre ser obtida por uma soma demintermos.

m4 m5 m6 m7(Projeto AND – OR)

3. Projeto NAND – NANDm4 + m5 + m6 + m7 = m4 . m5 . m6 . m7

4. Cada termo associado a uma situação com saída 0 é denominado maxtermo (M)

M1 = A . B . C = A + B + C (significa que a situação 1 não tem saída 0)

5. Uma função das variáveis de entrada pode sempre ser obtida por um produto demaxtermos:

SA = M0 . M1 . M2 . M3 (Projeto OR – AND)

M0 = A + B + CM1 = A + B + CM2 = A + B + CM3 = A + B + C

SA = (A + B + C ).(A + B + C ).(A + B + C ).(A + B + C )

Álgebra de Boole

Vimos comoObter A partir de

Expressão lógica tabela da verdade e circuito lógicoCircuito lógico tabela da verdade e expressão lógica

Tabela da verdade circuito lógico e expressão lógica

• As expressões podem, em geral, ser simplificadas, levando à economia de portaslógicas.

Variável Booleana: pode assumir dois valores: 0 ou 1.

Expressão Booleana: expressão matemática de variáveis booleanas.

Postulados

- Complementação

A = 0 A= 1 A = A (regra derivada)A = 1 A = 0

Bloco lógico que executa a complementação: inversor

- Adição

0 + 0 = 00 + 1 = 11 + 0 = 11 + 1 = 1

Regras derivadas:

A + 0 = AA + 1 = 1A + A = AA + A = 1

- Multiplicação

0 . 0 = 00 . 1 = 01 . 0 = 01 . 1 = 1

Regras derivadas:

A . 0 = 0A . 1 = AA . A = AA . A = 0

Propriedades

Comutativa: A + B = B + AA . B = B . A

Associativa: A + ( B + C ) = (A + B) + C = A + B + CA . ( B . C ) = (A . B) . C = A .B . C

Distributiva: A . ( B + C ) = A . B + A . C

Teoremas de De Morgan

1. A . B = A + B ou A . B .... N = A + B + ... + N2. A + B = A . B ou A+B+...+ N = A . B . ... .N

Simplificação de expressões booleanas

Exemplos:

S = ABC + AC + AB = A (BC + C + B ) = A ( BC + CB ) = A . 1S = A

Antes da Simplificação

Depois da Simplificação

S = A . B . C + A . B . C + A .B . C + A . B . C + A . B . C= A . B . C +. C ( A . B + A . B + A . B + A.B )= A.B.C + C [ A ( B + B) + A ( B + B )]= A.B.C + C = A.B.C + C ( 1 + A.B ) = A.B.C + A.B.C + C= A.B + C

Simplificação de expressões booleanas via mapas de Veitch – Karnaugh

• 2 variáveis

( 5 AND de3 ent.+ 1 ORde 5 ent.)

( 1 AND de 2 ent. + 1 OR de 2 ent.)

Região onde: A = 0:

A = 1:

B = 0:

B = 1:

A interseção de duas das regiões acima corresponde a um mintermo:

Exemplo:

Região A . B

Seja a função S = A . B + A . B + A . B

Mapa K correspondente:

Simplificação :S = A + B ( o termo A.B estáenglobado tanto por Aquanto por B. O termo A.Bpor A e o termo A.B por B).

• 3 variáveis

A = 0 A = 1

B = 0 B = 1

C = 0 C = 1

Todas estas regiões hachuradas correspondem a termos que independem de duas variáveis.

Exemplo: S = A.B.C + A.B.C + A.B.C + A.B.C + A.B.C

S = C + A . B

Posicionamento dos mintermos :

Exemplos de regiões que correspondem a funções que independem de 1 das variáveis:

ƒ = A . C

Independe de B ser 0 ou 1

ƒ = A . C

Independe de B ser 0 ou 1

Independe de A ser 0 ou 1

ƒ = B . C

Outra forma de representar o diagrama:

00 01 11 10

• 4 variáveis

OuCDAB

00 01 11 10

O raciocínio é análogo.

• 5 variáveis

O raciocínio é análogo.

• Mais de 5 variáveisProcura-se usar outro método ( Método de Quine – Mc Cluskey)

Processo de simplificação

1) Construa e preencha o mapa K conforme a tabela da verdade.2) Separe os 1’s isolados (não adjacentes a nenhum outro). Circule-os.3) Procure os 1’s que são adjacentes a somente outro 1. Forme os pares.4) Procure os 1’s que são adjacentes formando quadras, mas que não formam gruposde 8, 16, 32 ou 64. Uma quadra só deve ser formada se houver pelo menos um de seus 1’sainda não circulado.5) Procure os 1’s que são adjacentes formando octetos,mas que não formam grupos de 16,32 ou 64. Um octeto só deve ser formado se houver pelo menos um de seus 1’s nãocirculado.

n-1) Agrupe os 1’s que sobrarem formando grupos os maiores possíveis.n) Forme a soma (OR) de todos os termos envolvidos nas combinações.

Obs.: As condições “sem importância” (don’t care) devem ser escolhidas para assumirvalor 0 ou 1 de forma a permitir maior simplificação.

Exemplos:1. Minimizar o circuito que executa a tabela da verdade:(a)

A B C S0 0 0 10 0 1 10 1 0 00 1 1 11 0 0 01 0 1 11 1 0 01 1 1 1

S = A .B.C + A .B.C + A .B.C + A.B.C + A.B.C

S = C + A . B

A B C D S

S = A .B.C .D+ A .B.C .D + A .B.C.D + A.B.C.D + A .B.C.D + A.B.C.D + A . B . C. D +A .B.C .D+ A .B.C .D + A .B.C.D + A.B.C. D

2. Z = A.B.C + A.B.C + A.B.C + A.B.C + A.B.C

Z = B.C + B.C + A.C

Z =B.C + B.C + B.A

3. Z = C + D + A.C.D + A.B.C + A.B.C.D + A.C.D

0 0 0 0 00 0 0 1 10 0 1 0 10 0 1 1 10 1 0 0 00 1 0 1 10 1 1 0 00 1 1 1 11 0 0 0 11 0 0 1 11 0 1 0 01 0 1 1 11 1 0 0 11 1 0 1 11 1 1 0 01 1 1 1 1

S = D + A . C + A.B.C

Códigos

Ex.: 5210 = 01010010 (BCD)5 2

Obs.: 5210 = 1101002 binário puro

52 20 26 2

0 13 21 6 2

0 3 21 1

EXCESSO 3 Forma de construção do número é semelhante à do código BCD,mas cadadígito decimal corresponde à combinação binária do BCD8421 somada com 3.

BCD8421 Cada dígito de um número decimal é representado por seu equivalente embinário.

Decimal BCD84210 00001 00012 00103 00114 01005 01016 01107 01118 10009 100110 101011 101112 110013 110114 111015 1111

NÃO USADAS

Aplicação: operações aritméticas.

Decimal EXCESSO 30 00111 01002 01013 01104 01115 10006 10017 10108 10119 1100

BCD7421; BCD5211; BCD2421

Decimal BCD7421 BCD5211 BCD24210 0000 0000 00001 0001 0001 00012 0010 0011 00103 0011 0101 00114 0100 0111 01005 0101 1000 10116 0110 1001 11007 1000 1011 11018 1001 1101 11109 1010 1111 1111

2 entre 5

Decimal 2 entre 50 000111 001012 001103 010014 010105 011006 100017 100108 101009 11000

Johnson Aplicação: contadores

Decimal Johnson0 000001 000012 000113 001114 011115 111116 111107 111008 110009 10000

Gray só um bit varia.

Aplicação: alguns conversores A/D e operações aritméticas.

Codificadores e decodificadores

BCD 8421

Decimal BCD84210 00001 00012 00113 00104 01105 01116 01017 01008 11009 110110 111111 111012 101013 101114 100115 1000

9876543210

Tabela da Verdade

Implementação:

00 01 11 10

00 1 X01 X11 X X10 X X

S0 = A.B.C.D S1 = A.B.C.D

00 01 11 10

00 X01 X11 X X10 1 X X

S2 =B.C.D S3 = B.C.D

00 01 11 10

00 1 X01 X11 X X10 X X

S4 = B.C.D S5 = B.C.D

00 01 11 10

00 X01 1 X11 X X10 X X

00 01 11 10

00 X01 X11 1 X X10 X X

00 01 11 10

00 X01 1 X11 X X10 X X

00 01 11 10

00 X01 X11 X X10 1 X X

S6 = B.C.D S7 = B.C.D

00 01 11 10

00 X 101 X11 X X10 X X

S8 = A.D S9 = A.D

BCD 8421 2 entre 5

S0: A.B.C + B.C.D + A.B.DS1: A.B.D + A.C.D + B.C.DS2: A.D + B.C.D + A.C.DS3: B.C + A.D + B.C.DS4: A +B.C

00 01 11 10

00 X01 X11 1 X X10 X X

00 01 11 10

00 X01 X 111 X X10 X X

00 01 11 10

00 1 0 X 0

01 1 0 X 0

11 1 0 X X

10 0 1 X X

Johnson BCD 8421

A B C D E S8 S4 S2 S10 0 0 0 0 0 0 0 00 0 0 0 1 0 0 0 10 0 0 1 0 X X X X0 0 0 1 1 0 0 1 00 0 1 0 0 X X X X0 0 1 0 1 X X X X0 0 1 1 0 X X X X0 0 1 1 1 0 0 1 10 1 0 0 0 X X X X0 1 0 0 1 X X X X0 1 0 1 0 X X X X0 1 0 1 1 X X X X0 1 1 0 0 X X X X0 1 1 0 1 X X X X0 1 1 1 0 X X X X0 1 1 1 1 0 1 0 01 0 0 0 0 1 0 0 11 0 0 0 1 X X X X1 0 0 1 0 X X X X1 0 0 1 1 X X X X1 0 1 0 0 X X X X1 0 1 0 1 X X X X1 0 1 1 0 X X X X1 0 1 1 1 X X X X1 1 0 0 0 1 0 0 01 1 0 0 1 X X X X1 1 0 1 0 X X X X1 1 0 1 1 X X X X1 1 1 0 0 0 1 1 11 1 1 0 1 X X X X1 1 1 1 0 0 1 1 01 1 1 1 1 0 1 0 1

JOHNSON BCD 8421

BCD 8421 7 Segmentos

A B C D a b c d e f g0 0 0 0 1 1 1 1 1 1 00 0 0 1 0 1 1 0 0 0 00 0 1 0 1 1 0 1 1 0 10 0 1 1 1 1 1 1 0 0 10 1 0 0 0 1 1 0 0 1 10 1 0 1 1 0 1 1 0 1 10 1 1 0 1 0 1 1 1 1 10 1 1 1 1 1 1 0 0 0 01 0 0 0 1 1 1 1 1 1 11 0 0 1 1 1 1 1 0 1 11 0 1 0 X X X X X X X1 0 1 1 X X X X X X X1 1 0 0 X X X X X X X1 1 0 1 X X X X X X X1 1 1 0 X X X X X X X1 1 1 1 X X X X X X X

00 01 11 10

00 1 X 1 0

01 X X X X

11 X X 1 X

10 X X 0 X

00 01 11 10

00 0 X X X

01 1 X X X

11 0 1 0 X

10 X X X X

BCD 8421 7 segmentos

S1: D.C + D.E + B.C + A.B + A .ES2: D.C + D.E + B.DS4: B.CS8: A .C

00 01 11 10

00 1 0 X 1

01 0 1 X 1

11 1 1 X X

10 1 1 X X

Decodificador tipo 138

+ Vcc = pino 16GND = pino 8

Representação simbólica15141312111097

0123456

456 EN

a: C + A + BD + B.Db: B + C.D + C.Dc: C + B + Dd: A + B.D + B.C + C.D + B.C.De: B.D + C.Df: A + C.D + B.C + B.Dg: A + B.C + B.C + C.D

Geração de Produtos Canônicos

n variáveis booleanas 2n combinações possíveis.

Exemplo: 2 variáveisA.B =1 (0,0)A.B =1 (0,1)A.B =1 (1,0)A.B =1 (1,1)produtos canônicos

Gerador de Produtos Canônicos

P0 = A.B

P1 = A.B

P2 = A.B

P3 = A.B

n variáveis 2n portas AND com n entradas cada.

Matriz de simples Encadeamento

Usam-se apenas portas de duas entradas.

Exemplo: 3 variáveis

Nº portas = (4 x 2n-1 – 4)/(2-1) = 2n+1 – 4

Matriz de diodos

Célula Básica

Se: A = + Vcc diodo em corte Saída = + Vcc ( S = 1)A = 0 Vcc diodo saturado Saída = Vã ( S = 0)

Multiplexadores

Nº var. Nº portas2 43 12 (4+8)4 28 ( 4+8+16)

n 4+8+...+ 2n

P0 P1 P2 P3

P7 = A.B.C

multiplex

Implementação Mecânica

seleção

Tabela da verdade (4 entradas)Variáveis de seleção saída

A B S0 0 I00 1 I11 0 I21 1 I3

Entradas de seleção

Canais deinformaçãode entrada

Canais deinformação

Representação em bloco

Multiplexador como gerador de funções• Basta aplicar nível lógico 1 às entradas conectadas às portas AND associadas aos

mintermos da função.Exemplo:

Z= S1 + S1 S0Expandindo:Z= S1 S0 + S1 S0 + S1 S0 = m1 + m0 + m3

SMUXI0I1I2I3

Basta fazermos I0 = 1, I1 = 1, I2 = 0, I3 = 1.

2)= m0 + m1V + m3VBasta fazermos I0 = 1, I1 = V, I3 = V.

Multiplexador tipo 151

Ampliação da capacidade de um multiplexador

S1 S0 Z0 0 I00 1 I11 0 I21 1 I3

Z= S1 S0 + S1 V + S1 S0 V = S1 S0 + S1 S0 V + S1 S0 V + S1 S0 V = S1 S0 + S1 S0 V + S1 S0 V

7 4 3 2 1 15 14 13 12

Multiplex de 16 canais a partir de blocos de 4

S1 S0 Z0

0 0 I0

0 1 I1

1 0 I2

1 1 I3

S1 S0 Z1

0 0 I4

0 1 I5

1 0 I6

1 1 I7

S3 S2 Z0 0 Z0

0 1 Z1

1 0 Z2

1 1 Z3

S0 S1 Z2

0 0 I8

0 1 I9

1 0 I10

1 1 I11

S0 S1 Z3

0 0 I12

0 1 I13

1 0 I14

1 1 I15

Demultiplexadores

Implementação Mecânica

Exemplo

DEMUXCanais deInformaçãode entrada

saídas

entradas deseleção

seleção

Projeto de um demultiplexador de 4 saídas:

S1 S0 Z0 Z1 Z2 Z30 0 I 0 0 00 1 0 I 0 01 0 0 0 I 01 1 0 0 0 I

Z0 = S0 S1 I; Z1 = S1 S0 I; Z2 = S1 S0 I; Z3 = S1 S0 I;

Ampliação da capacidade

Circuitos Aritméticos

S Z0 Z1

0 I 01 0 I

Profs. Francisco Neves e

Meio somador

Tabela da verdade

Somador completo

Eletrônica Industrial - DigitalFrancisco Neves e Marcelo Cabral Cavalcanti

Meio somador

Tabela da verdade

A B Te S TS0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1

Somador completo

Número com mais de 1 bit:

A3 A2 A1 A0+ B3 B2 B1 B0

S4 S3 S2 S1 S0

Somador completo a partir de meios somadores

Meio subtrator

e empresta 1

Tabela da verdade

Meio subtrator

Subtrator completo

(1100 – 0011)

Tabela da verdade

A B Te S TS0 0 0 0 00 0 1 1 10 1 0 1 10 1 1 0 11 0 0 1 01 0 1 0 01 1 0 0 01 1 1 1 1

Subtrator completo a partir de meios subtratores

Exercício:

• Somador / Subtrator completo

Leitura Complementar para o assunto de aritmética:ü Livro do Taub – cap. 05ü Representação de números binários com sinalü Outros somadores e subtratoresü Unidade Lógica Aritmética (ULA)

Flip-Flops

Circuitos lógicos: Combinacionais Saídas dependentes unicamentedas entradas

Seqüenciais Saídas dependentes dasentradas e/ou dos estadosanteriores

Flip-Flop RS BásicoR

R=S=0Se 1=aQ e 0=aQ :

Se 0=aQ e 1=aQ :0=fQ

R=0 e S=101 =⇒= QS

0=Q e 10 =⇒= QR

R=1 e S=001 =⇒= QR

0=Q e 10 =⇒= QS

01 =⇒= QR01 =⇒= QS

- Situação não permitida

Tabela da VerdadeS R aQ fQ fQ observações

0 0 0 0 1af QQ =0 0 1 1 0

0 1 0 0 1 0=fQ0 1 1 0 11 0 0 1 0 1=fQ1 0 1 1 01 1 0 0 0 Não permitido1 1 1 0 0

Resumindo:S R fQ0 0 aQ0 1 01 0 11 1 N.P.

Flip-Flop RS com portas NAND:

Tabela VerdadeS R fQ0 0 aQ0 1 11 0 11 1 N.P.

Flip-Flop RS comandado por um pulso de CLOCK:

Comporta-se exatamente como o flip-flop RS, quando CLOCK=1. Se CLOCK=0 mantém Qe Q no estado anterior ao clock mudar para 0.

Flip-Flop JK

FLIP-FLOP RS

Se clock=1, a tabela da verdade é:

J K aQ aQ S R fQ observações

0 0 0 1 0 0 aQaQ

0 0 1 0 0 0 aQ0 1 0 1 0 0 0=aQ 00 1 1 0 0 1 01 0 0 1 1 0 1 11 0 1 0 0 0 1=aQ1 1 0 1 1 0 1()Τϕ/Φ7 15.848 Τφ1 0 0 1 372 245.13 Τµ ()0=aQ

aQ1 1 1 0 0 1 0()Τϕ/Φ7 15.848 Τφ1 0 0 1 370.92 226.65 Τµ ()1=aQ

Resumindo:J K fQ0 0 aQ0 1 01 0 11 1

Obs: Se J=K=1 – Saída constantemente mudando

Flip-Flop JK com PRESET e CLEAR

Tabela VerdadeCLR PR fQ

0 0 N.P0 1 01 0 11 1 Funcion.Normal

Flip-Flop JK MESTRE-ESCRAVO

CLOCK=1 – Mestre habilitado e escravo desabilitadoCLOCK=0 – Mestre desabilitado e escravo habilitado

Se CLOCK=0 - 1QQ = e 1QQ = (permanecendo assim)CLOCK passa para 1:

1-Saída inalterada, pois escravo desbilitado.2- 1Q e 1Q :

J K aa QQ 1= 1Q 1Q observações

0 0 0 aQ1 aQ1aQ1

0 0 1 aQ1 aQ1

0 1 0 0 1 00 1 1 0 11 0 0 1 0 11 0 1 1 01 1 0

aQ1 aQ1aQ1

1 1 1aQ1 aQ1

CLOCK passa para 0: Transfere 1Q e 1Q para Q e Q .

J K fQ0 0 aQ0 1 01 0 11 1

Gatilhado pela borda de descidaObs: Para obter um Flip-Flop JK mestre-escravo gatilhado pela borda de subida basta colocarum inversor na entrada do clock.

Flip-Flop JK MESTRE-ESCRAVO com PRESET e CLEAR

CLR PR fQ 1Q0 0 N.P N.P

0 1 1 11 0 0 01 1 Funcion.Normal Funcion.Normal

Flip-Flop tipo D

Tabela Verdade:J K fQ0 1 01 0 1

Tabela Verdade:D fQ0 01 1

Flip-Flop tipo T

Tabela Verdade:J K fQ0 0 aQ1 1

Tabela Verdade:T fQ0 aQ1

Registradores

K ou R

Informação paralela: Todos os bits estão disponíveis ao mesmo tempo.

Informação série: Um bit após o outro (seqüencialmente no tempo).

Registradores de deslocamento

Conversor série- paralelo

t = 0: Q3, Q2, Q1 e Q0 iguais a 0.

t = 1: Imediatamente antes de t = 1, tem-se VEa = 0; Q3a = 0; Q2a = 0; Q1a = 0.Logo, imediatamente após t = 1 tem-se Q3 = VEa =0; Q2 = Q3a =0; Q1 = Q2a =0; Q0 = Q1a =0

t = 2: Imediatamente antes de t = 2, tem-se VEa = 1; Q3a = 0; Q2a = 0; Q1a = 0.

I3I2I1I0

0 1 1 0

Q3 Q2 Q1 Q0

Entrada

0 1 2 3 4

Logo, imediatamente após t = 2 tem-se Q3 = 1; Q2 =0; Q1 =0; Q0 = 0

t = 3: Imediatamente antes de t = 3, tem-se VEa = 1; Q3a = 1; Q2a = 0; Q1a = 0.Logo, imediatamente após t = 3 tem-se Q3 = 1; Q2 =1; Q1 =0; Q0 = 0

t = 4: Imediatamente antes de t = 4, tem-se VEa = 0; Q3a = 1; Q2a = 1; Q1a = 0.Logo, imediatamente após t = 4 tem-se Q3 = 0; Q2 =1; Q1 =1; Q0 = 0 informação paralela

Conversor Paralelo - Série

• Inicialmente,faz-se Enable = 0 e Clear = 0 Q3 = Q2 = Q1 = Q0 = 0

• Depois faz-se Clear = 1 (mantendo Enable = 0).

• Aplica-se um pulso em Enable, fazendo com que as entradas PR sejamtemporariamente aplicadas aos FF’s.Exemplo: Se PR2 = 1 Ao aplicar o pulso em Enable, faz-se Q2=PR2=1

Se PR0 = 0 Ao aplicar o pulso em Enable, faz-se Q0= 0.

• Cessado o pulso no Enable, os FF’s estão setados com a informação paralela.

Pulsos de entrada

• A cada pulso de clock há um deslocamento e um bit mais significativos aparece em Q0.

• Entrada série / saída série

• Entrada paralela / saída paralela

Contadores

• Sem entradas de clock em comum (assíncronos);

• Com entradas de clock em comum (síncronos).

Contadores Assíncronos

1) Contador de pulsos (saída BCD 8421)

Tabela da verdade

Pulsos de entrada SaídasQ3 Q2 Q1 Q0

0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1

10 1 0 1 011 1 0 1 112 1 1 0 013 1 1 0 114 1 1 1 015 1 1 1 116 0 0 0 0

Obs: Um FF pode ser usado para reduzir à freqüência de um trem de pulsos pela metade.

2) Contador de década

Contador seqüencial de 0 a n

Contador de 0 a 5:

Contadores assíncronos decrescentes

Contador Assíncrono Crescente/Decrescente

Contadores Síncronos

Gerador de Seqüência BCD8421

Pulso Q3 Q2 Q1 Q0

- 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1

10 1 0 1 011 1 0 1 112 1 1 0 013 1 1 0 114 1 1 1 015 1 1 1 1

As saídas Q3, Q2, Q1, Q0 representam cada possível situação e determinam o próximo estado.

Qa Qf J K0 0 0 X0 1 1 X1 0 X 11 1 X 0

J K Qf

0 0 Qa

0 1 01 0 11 1

Flip-Flop 0

00 01 11 10

00 X X X X

01 1 1 1 1

11 1 1 1 1

10 X X X X

J0 = 1 K0 = 1

Flip-Flop 1

00 01 11 10

00 X X X X

01 X X X X

11 1 1 1 1

10 0 0 0 0

J1 = Q0 K1 = Q0

Flip-Flop 2

00 01 11 10

00 X 0 0 X

01 X 0 0 X

11 X 1 1 X

10 X 0 0 X

J2 = Q1 Q0 K2 = Q1 Q0

00 01 11 10

00 1 1 1 1

01 X X X X

11 X X X X

10 1 1 1 1

00 01 11 10

00 0 0 0 0

01 1 1 1 1

11 X X X X

10 X X X X

00 01 11 10

00 0 X X 0

01 0 X X 0

11 1 X X 1

10 0 X X 0

Flip-Flop 3

00 01 11 10

00 X X 0 0

01 X X 0 0

11 X X 1 0

10 X X 0 0

J3 = Q2Q1Q0 K3 = Q2Q1Q0

Gerador de Código Gray

Pulsos de entrada SaídasQ3 Q2 Q1 Q0 J3 K3 J2 K2 J1 K1 J0 K0

0 0 0 0 0 0 X 0 X 0 X 1 X1 0 0 0 1 0 X 0 X 1 X X 02 0 0 1 1 0 X 0 X X 0 X 13 0 0 1 0 0 X 1 X X 0 0 X4 0 1 1 0 0 X X 0 X 0 1 X5 0 1 1 1 0 X X 0 X 1 X 06 0 1 0 1 0 X X 0 0 X X 17 0 1 0 0 1 X X 0 0 X 0 X8 1 1 0 0 X 0 X 0 0 X 1 X9 1 1 0 1 X 0 X 0 1 X X 010 1 1 1 1 X 0 X 0 X 0 X 111 1 1 1 0 X 0 X 1 X 0 0 X12 1 0 1 0 X 0 0 X X 0 1 X13 1 0 1 1 X 0 0 X X 1 X 014 1 0 0 1 X 0 0 X 0 X X 115 1 0 0 0 X 1 0 X 0 X 0 X

00 01 11 10

00 0 0 X X

01 0 0 X X

11 0 1 X X

10 0 0 X X

0123 QQQJ =

0123 QQQK =

3102 QQQJ =

0132 QQQK =

3202301 QQQQQQJ +=

3203201 QQQQQQK +=

1231231231230 QQQQQQQQQQQQJ +++=

1231231231230 QQQQQQQQQQQQK +++=

Qa Qf J K0 0 0 X0 1 1 X1 0 X 11 1 X 0

00 01 11 10

00 0 0 X X

01 0 0 X X

11 0 1 X X

10 0 0 X X

00 01 11 10

00 X X 0 0

01 X X 0 0

11 X X 1 0

10 X X 0 0

Contador em Anel

Q3 Q2 Q1 Q0 J3 K3 J2 K2 J1 K1 J0 K00 0 0 1 0 X 0 X 1 X X 10 0 1 0 0 X 1 X X 1 0 X0 1 0 0 1 X X 1 0 X 0 X1 0 0 0 X 1 0 X 0 X 1 X

23 QJ = )(13 2QouK =

12 QJ = )(1 12 QouK =

00 01 11 10

00 X X X 1

01 X X X X

11 X X X X

10 X X X X

00 01 11 10

00 X 1 X X

01 0 X X X

11 X X X X

10 0 X X X

00 01 11 10

00 X 0

00 01 11 10

OQJ =1 )(1 01 QouK =

30 QJ = )(1 30 QouK =

Ficam como exercício Contador Johnson (ou em Anel Torcido)Contador de décadaSeqüência qualquer

00 01 11 10

00 0 0

00 01 11 10

00 0 1

Contador de 0 a 59

Relógio digital

Contador de 1 a 12

Contador dedécada

Contador de 0 a 5

Q0 Q1 Q2 Q3 Q0’ Q1’ Q2’

Entrada de Entrada depulsos pulsos

Contador dedécada

Contador de 0 a 2

Q0 Q1 Q2 Q3 Q0’ Q1’

Entrada de Entrada depulsos pulsos

Circuitos seqüenciais

Circuitos combinacionais: Saídas atuais dependem só das entradas atuais.

Circuitos seqüenciais: Saídas atuais dependem de Entradas atuais.“História” das entradas do passado.

Exemplo: contadores

Estado: Estágio através do qual um circuito seqüencial avança (recordação armazenada).Exemplo: Em um contador, cada resultado de contagem representa um estado.

Circuitos seqüenciais Síncronos (estudaremos apenas os síncronos)Assíncronos

Exemplo: contador síncrono de módulo 4 (de 0 a 3)

A/00 B/01

D/11 C/10

Atribuição de estado:Estado AtribuiçãoA 00B 01C 10D 11

Obs: As atribuições poderiam ser diferentes das saídas.

Tabelas de estado

Obs.: Em geral, os estados são atribuídos de acordo com as saídas dos FF’s. As saídas sãofunções (combinacionais) dos estados.

Podemos projetar o contador, utilizando, por exemplo, FF’s tipo D:

0110011 QQQQQQD ⊕=+=

00 QD =

EstadoPresente

SaídaPresente

EstadoSeguinte

A 00 BB 01 CC 10 DD 11 A

EstadoPresente

SaídaPresente

EstadoSeguinte

Q1 Q00 0 00 0 10 1 01 1 01 0 10 1 11 1 11 0 0

Redesenhando

Procedimento de projeto

1. - Definir a seqüência de operação do sistema e construir um diagrama de estado.2. - Determinar o número de FF’s.

- Efetuar uma atribuição de estado.3. - Construir uma tabela de transição.

- Definir o tipo de FF.- Montar mapas K para definir as entradas dos FF’s e as saídas do circuito (lógica).

Exemplos

1. Contador de módulo 4, incrementador - decrementador

DContagem é 3Z1Z0= 11

Contagem é 2Z1Z0= 10

M=1 - incrementarM=0 - decrementar

Diagrama de estado

Tabela de Estado

Usando FF’s tipo D

=+++= 010101011 QMQQQMQQMQQMD()Τϕ/Φ7 15.879 Τφ1 0 0 1 293.52 384.09 Τµ ()()Τϕ/Φ7 15.879 Τφ1 0 0 1 363.84 384.09 Τµ ()()Τϕ/Φ7 15.879 Τφ1 0 0 1 449.16 384.09 Τµ ()010101 QQMQQMQQM ⊕⊕=⊕+⊕=

00 QD =

00 01 11 10

0 1 0 1 0

1 0 1 0 1

00 01 11 10

0 1 0 0 1

1 1 0 0 1

A/00 D/11

B/01 C/10

00/00 11/11

01/01 10/10

2. Detector de seqüências:Seja um circuito com:uma entrada síncrona (X),uma saída (Z) que será 1 quando esomente quando X=1 durante 3 ou mais intervalos consecutivos de clock.Possíveis estados: A= (desde a última vez em que X=0, não ocorreu X=1); B= (desde aúltima vez em que X=0,ocorreu um X=1); C= (desde a última vez em que X=0, ocorreramdois X=1); D= (X=1 há pelo menos 3 pulsos de clock)

Diagrama de estado

M(Entrada)

Atribuição:A=00B=01C=10D=11

Tabela de EstadoE.P. Saída Pres.

(Z)E.S.

X=0 X=1A 0 A BB 0 A CC 0 A DD 1 A D

Tabela de TransiçãoE.P.

Saída Pres.(Z)

E.S.X=0 X=1

0 0 0 00 010 1 0 00 101 0 0 00 111 1 1 00 11

Tipo Flip-flop: JKQ1 Q1 J K0 0 0 X0 1 1 X1 0 X 11 1 X 0

XQJ 01 =

00 01 11 10

0 0 0 X X

1 0 1 X X

00 01 11 10

0 X X 1 1

1 X X 0 0

01QQZ =

00 01 11 10

0 0 X X 0

1 1 X X 1

00 01 11 10

0 X 1 1 X

1 X 1 0 X

110 QXXQK =+=

Circuitos MOORE e MEALY

Se: saída = Função apenas de estado – Circuito MooreSe: saída = Função do estado e das entradas – Circuito Mealy

Exemplo de circuito Mealy: detector de seqüênciaZ=1 se X=1 por três vezes consecutivas (na 3ª vez, Z passa para 1).

A= O último X foi zero.B= Os dois últimos X foram 0 e 1 respectivamente.C= Os dois últimos X foram 1 e 1.

Diagrama de estado

Atribuição:Q1 Q0

A= 0 0B= 0 1C= 1 0

2 FF’s

Tabela de EstadoE.P. E.S. /Saída

X=0 X=1A A/0 B/0B A/0 C/0C A/0 C/1

Tabela de TransiçãoE.P.

E.S. / ZX=0 X=1

0 0 00/0 01/00 1 00/0 10/01 0 00/0 10/1

1/0 (X/Z)

XQJ 01 =

XQJ 10 =

XQZ 1=

00 01 11 10

0 0 0 X X

1 0 1 X X

00 01 11 10

0 X X 1 1

1 X X 0 0

00 01 11 10

0 0 X X 0

1 1 X X 0

00 01 11 10

0 X 1 X X

1 X 1 X X

00 01 11 10

0 0 0 X 0

1 0 0 X 1

Eliminação de estados redundantes

Determinar os estados de “lembrança” requeridos;Se esquecermos algum estado– projeto não funciona (deve-se começar tudo de novo)Se considerarmos o mesmo estado por mais de uma vez (estados redundantes)– Projeto funciona, mas é antieconômico– Devemos eliminar os estados redundantes.

Exemplo:

redundantes

E.P. E.S. /SaídaX=0 X=1

A B/0 C/1B C/0 A/1C D/0 B/0D C/0 A/1E D/0 C/1

A B/0 C/1B C/0 A/1C B/1 B/0E B/0 C/1

Eliminação de estados redundantes por partição

Dois estados podem ser redundantes mesmo que não satisfaçam à condição Estado seguinte/saída idênticos.

Exemplo:

Não há duas linhas em que E.S./saída sejam idênticas.

• Podemos garantir apenas que F não é redundante (saída diferente de todas as demais).

• Separamos o estado F dos demais ( que até agora,podem ser todos equivalentes).

Índice 1 – partição 1Índice 2 – partição 2

O estado D não é redundante,pois, se X=1, o próximoestado é de outra partição

A B/0 C/1B C/0 A/1C B/1 B/0

A B/0 C/0B D/0 E/0C G/0 E/0D H/0 F/0E G/0 A/0F G/1 A/0G D/0 C/0H H/0 A/0

A1 B1 C1B1 D1 E1C1 G1 E1D1 H1 F2E1 G1 A1F2 G1 A1G1 D1 C1H1 H1 A1

Partição 1 : H _______ aPartição 2 : F _______bPartição 3 : D _______ cPartição 4 : B e G _______dPartição 5 : A,C e E______e

Nova Tabela:

Conversão A/D e D/A

Variação analógica contínua

E.P. E0 S0 /SaídaX=0 X=1

a a/0 e/0b d/1 e/0c a/0 b/0d c/0 e/0e d/0 e/0

Posição

Variação digital discreta

Outro exemplo: a) Leitura de um instrumento analógico:

• O ponteiro pode estar em infinitas posições.

b) Leitura de um instrumento digital:

• O dígito menos significativo define a mínima variação de saída.

Conversores D/A

a) Conversor D/A básico

Entrada digitalBCD8421

(Sendo A o bit mais significativo) R’<<R

Suponhamos que, se A ou B ou C ou D seja 1 se sua tensão for +Vcc e 0 se for nula.• ABCD=0000 Vs = 0

Posição

DVsR’

• ABCD=00018

' VccRRVcc

RRVs ×=×=

• ABCD=00104

' VccRRVcc

RRVs ×=×=

• ABCD=0011 =×

=×= Vcc

RVccRR

'4//8'

+×=×

41' VccVcc

83' Vcc

• ABCD=01002

' VccRRVcc

RRVs ×=×=

• ABCD=0101 =×

=×= Vcc

RVccRR

'8//2'

+×=×

21' VccVcc

85' Vcc

• ABCD=1111 =×

=×= Vcc

RVccRRRR

'8//4//2//

VccVccVccVccVccRR

+++×=

815' Vcc

Se R=5kÙ , R’=8Ù e Vcc=5V:

A B C D Vs0 0 0 0 00 0 0 1 1mV0 0 1 0 2mV0 0 1 1 3mV0 1 0 0 4mV

1 1 1 1 15mV

b) Conversor D/A básico com AOP

+++×−=

842DCB

RRoVs ou

+++×−=

842DCBA

RRoVs Vcc

Onde A,B,C e D são 0’s ou 1’s correspondentes a seus valores lógicos.

Se Ro=8 Ù,R=5kÙ e Vcc=5V, a mesma tabela do item a seria obtida.

c) conversor com rede R-2R

D C B A

R R R 2R

2R 2R 2R 2R 2R

+++×−=

168423DCBA VVVV

+++×−=

8426DCBA

RRoVs Vcc

VD VD/2 VD/2VC VB VA

VD/2 VC VC/2 +VD/4

VC/2 +VD/4 VB VA

VBVC/2 +VD/4 VA

VB/2 +VC/4 +VD/8

Número com mais de um algarismo

+++×−=

842DCBAVcc

+++×−=

10DCBAVcc

+++×−=

100DCBAVcc

Conversores A/D

Nº decimalmaissignificativo

Nº decimalmenossignificativo

Supondo que inicialmente A’=B’=C’=D’=0 e Ve>0:

• Vsaída do comparador = +Vcc

Exercícios Propostos

1. Esquematize um circuito OU-EXCLUSIVO utilizando apenas quatro portasNAND.

2. Um circuito lógico tem cinco entradas e uma saída. As quatro entradas A,B, C e D representam um dígito decimal em BCD8421. A quinta entrada é umdígito de controle. Quando a entrada de controle estiver em 0 lógico, a saída deveser 0 lógico se o número decimal for par e 1 lógico se o número decimal for ímpar.Quando a entrada de controle for 1 lógico, a saída deve ser 0, exceto se o númerodecimal for múltiplo de 3. Projete o circuito mínimo.

3. Seja um detector de magnitude relativa, que recebe dois números binários de 2 bits,x1x0 e y1y0 e determina se eles são iguais e, se não forem, indica qual deles é omaior. Existem três saídas para esse circuito, definidas conforme segue:• M = 1 somente se os números são iguais• N = 1 somente se x1x0 é o maior dos dois• P = 1 somente se y1y0 é o maior dos doisProjete o circuito lógico mínimo para o comparador.

4. As informações de saída de um circuito lógico estão codificadas em BCD8421. Um circuito detector de erros deve ser conectado a tal saída paraverificar se o sinal está realmente em BCD 8421, ou seja, se a saída émenor do que 1010. Projete o circuito detector mínimo de forma que a saídaseja 1 quando houver erro.

5. Projete o circuito lógico mínimo que recebe dois números binários de dois bits,x1x0 e y1y0 e produz uma saída de quatro bits, z3z2z1z0, igual ao produto dos doisnúmeros de entrada.

6. Um circuito lógico tem cinco entradas (ABCD e K) e uma saída (S). Quando aentrada de controle K estiver em 0 lógico, as quatro entradas A, B, C e Drepresentam um número decimal codificado em BCD8421. Quando a entradaK estiver em 1 lógico, as quatro entradas A, B, C e D representam um númerodecimal em código gray. A saída S deve ser 1 sempre que o número de entrada forsuperior a 9. Projete o circuito mínimo.

7. Projete um decodificador que receba na entrada um dígito decimal codificado emJohnson e o apresente na saída em código 2 entre 5.

8. Projete um decodificador de código 2 entre 5 para BCD 8421.

9. Um decodificador tem oito linhas de entrada e uma (I0, I1, I2, I3, I4, I5, I6 e I7) e gerauma palavra de saída de três bits. A palavra de saída é a representação emcódigo gray do número decimal correspondente à entrada ativada. Projete odecodificador.

10. Projete um multiplexador de 16 canais de entrada utilizando apenasmultiplexadores de 2 entradas.

11. Mostre como um multiplexador de 16 canais de entrada pode ser obtidoutilizando somente multiplexadores de 8 canais de entrada.

12. Mostre como um multiplexador de 8 entradas pode ser usado para gerar a função:

Z = A B C D + B C D + A B D + A B C D

13. Projete um circuito que efetue a subtração de dois números binários de 4 bits.

14. Projete um decodificador para que a saída da questão 13 possa servisualizada em um display de 7 segmentos.

15. Esquematize um sistema somador/subtrator completo para dois númerosbinários de três algarismos cada. O sistema deverá ter uma saída adicional paraindicar erro sempre que se tentar realizar uma subtração cujo resultado sejanegativo.

16. Esquematize os circuitos lógicos internos de um meio-somador/meio-subtratore de um somador/subtrator completo (dependendo de uma entrada de controle M:M=0 somador e M=1 subtrator). Em seguida, mostre como esses circuitospodem ser conectados para realizar a soma ou subtração de dois números bináriosde cinco bits.

17. Projete um contador assíncrono, com saída em BCD8421,crescente/decrescente, que execute a contagem de 0 a 9 (quando a entradaU/D estiver em nível lógico 0) ou a contagem de 9 a 0 (quando a entrada U/Destiver em nível lógico 1). Use flip-flops do tipo JK mestre-escravo gatilhadospela borda de descida do sinal de clock e com entradas “preset” (PR) e“clear” (CLR) que obedeçam à seguinte tabela da verdade:

18. Projete um contador assíncrono que execute a contagem de 2 a 7.

19. Projete um contador assíncrono que execute a contagem decrescente de 9 a 2.

20. Elabore um contador assíncrono que execute a contagem de 1 a 11.

21. Repita as questões 19 e 20, porém, utilizando contadores síncronos.

22. Projete um circuito assíncrono capaz de receber um sinal de clock de 120 kHz eapresentar na saída um sinal de simétrico de 20kHz.

23. Projete um circuito capaz de receber um sinal de clock simétrico de 10kHz eapresentar na saída um sinal de clock simétrico de 1kHz.

24. Projete um contador síncrono que execute a contagem decrescente de 12 a 1 comsaída em código gray.

25. Projete um contador síncrono que gere a seqüência 000, 010, 101 e 110 erepete. Os estados indesejáveis (001, 011, 100 e 111) devem sempre ir para010 quando da ocorrência do próximo pulso de clock.

26. Projete um decodificador para que a saída do contador da questão 25 sejaapresentada em um display de 7 segmentos, gerando a seqüência 0, 1, 2, 3 eindicando a letra E quando da ocorrência de um estado indesejável.

27. Elabore um contador síncrono que gere a seqüência 0, 2, 4, 6, 8, 10, 0, ...Caso a saída apresente um dos outros possíveis estados, a contagem deverá serreiniciada no próximo pulso de clock.

28. Projete um circuito que gere a seqüência 0, 2, 4, 6, 0, 2, ...se uma entrada decontrole tiver nível lógico 0 e a seqüência 7, 5, 3, 1, 7, 5, ... se a entrada de controletiver nível lógico 1. Toda vez que houver mudança na entrada de controle, aseqüência correspondente deve ser reiniciada.

29. Dispondo de um sinal de clock de 1Hz, deseja-se projetar um relógio digital queindique horas, minutos e segundos. Projetar um circuito síncrono quedisponibilize os sinais a serem levados a dois decodificadores BCD paradisplay de 7 segmentos para indicar os segundos (não precisa projetar osdecodificadores).

30. Para facilitar a verificação de erro de contagem, projete um circuito paraverificar a paridade da palavra de saída do contador. A saída deve ter nível lógico1 se a contagem tiver paridade ímpar.

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