Parte 12Latches e Flip-Flops

ELETRÔNICA DIGITAL

Prof. Michael

Latches e Flip-Flops

1

Professor Dr. Michael Klug

Circuitos Sequenciais

• Circuitos Combinacionais: As saídas em qualquerinstante de tempo dependem apenas dos valoresdas entradas nesse instante de tempo.

• Circuitos Seqüenciais: As saídas em um dadoinstante de tempo dependem não só dos valores

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instante de tempo dependem não só dos valoresdas entradas nesse instante de tempo, mastambém dos valores em instantes anteriores: ouseja, estes circuitos possuem memória.

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• Multivibradores: monoestável , biestável e astável

– Monoestável – apenas um estado estável – produz um único pulso de largura controlada quando ativado ou disparado (temporizador)

– Biestável (Latches e Flip-Flops): dois estados estáveis, chamados de SET e RESET – úteis como dispositivos de armazenamento

– Astável: não possui estado estável – oscilador

Latches e Flip-Flops

• Relembrando:

• FUNÇÃO NAND (NÃO E):

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SÍMBOLO 1

1

1

0

Expressão L = A . B

Se uma das entradas for 0 a saída será 1

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• O circuito abaixo é conhecido como Latch RS (Trava), cujofuncionamento será estudado a seguir.

Latch RS

SnQ

• Para análise, considerar:

– O circuito não poderá se tornar instável (oscilar indefinidamente);

– As saídas deverão sempre ter lógica invertida.

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RnQ

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• Como temos a realimentação das saídas Q e Q nas portas deentrada a resposta não depende simplesmente do sinal deentrada, mas também do nível lógico da saída;

• Assim, será feito uma análise considerando a variação donível lógico na entrada, como sempre é feito, mas

Latch RS

nível lógico na entrada, como sempre é feito, masadicionalmente iremos supor as diferentes possibilidades nasaída Q, obtendo assim uma tabela verdade expandida;

• Na saída utilizaremos a denominação de Qi (inicial) para ovalor lógico inicial de Q, e Qf (final) para o valor lógico finalde Q.

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Sn Rn Qi Qf

1 1 0

1 1 1

1 0 0

Latch RS

SnQi�

A seguir temos a tabela verdade expandida com o circuito ao lado.

Qf1 0 0

1 0 1

0 1 0

0 1 1

0 0 0

0 0 1

6

RnQ

• Na sequência faremos a análise de cada linha da tabela verdade.

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• Linha 1, Sn= 1, Rn= 1 e Qi= 0;

Latch RS

Sn Qi�Qf1 0

10

7

RnQ

1

0

1

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• Linha 2, Sn= 1, Rn= 1 e Qi= 1;

Latch RS

Sn Qi�Qf1 1

01

8

RnQ

1

1

0

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• Linha 3, Sn= 1, Rn= 0 e Qi= 0;

Latch RS

Sn Qi�Qf1 0

10

9

RnQ

0

0

1

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• Linha 4, Sn= 1, Rn= 0 e Qi= 1;

Latch RS

Sn Qi�Qf1 1 0

0����1

10

Rn0

1����0

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Q0����1

• Linha 5, Sn= 0, Rn= 1 e Qi= 0;

Latch RS

Sn Qi�Qf0 0

1-> 01

11

RnQ

1

0

1

����1

����0

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• Linha 6, Sn= 0, Rn= 1 e Qi= 1;

Latch RS

Sn Qi�Qf0 1

01

12

RnQ

1

1

0

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• Linha 7, Sn= 0, Rn= 0 e Qi= 0;

Latch RS

Sn Qi�Qf0 0

11

X

13

RnQ

0

0

1

X

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• Linha 8, Sn= 0, Rn= 0 e Qi= 1;

Latch RS

Sn Qi�Qf0 1

11

X

14

RnQ

0

1

1

X

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Sn Rn Qi Qf

1 1 0 0

1 1 1 1

1 0 0 0

1 0 1 0

Latch RS

Tabela Expandida:

NÃO MUDA

0

Sn Rn Q

1 1 Não muda

1 0 0

0 1 1

Tabela Simplificada:

1 0 1 0

0 1 0 1

0 1 1 1

0 0 0 X

0 0 1 X

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• Conclusão: não é necessário considerar a tabela expandida do circuito

0

1

EVITAR

0 1 1

0 0 X - Evitar

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• Eliminador de trepidação de Contato:

– Impossível obter na prática uma transição “limpa” de tensão a partirde uma chave mecânica: fenômeno de trepidação/repique do contato(bounce);

– Inaceitáveis em diversos sistemas digitais;

– Uma alternativa: latch RS para eliminação do repique (circuitodebounce)

Uma Aplicação

debounce)

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• Se as seguintes formas de onda S’ e R’ são aplicadasao Latch RS, determine a forma de onda observadana saída Q. Considere que Q está inicialmente emnível BAIXO:

Exercício

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• Acrescentaremos uma entrada de Habilitação, conhecidacomo ENABLE.

• Podemos observar no circuito abaixo que foram incluídas maisduas portas NAND, invertendo os níveis lógicos necessáriospara o SET e RESET:

Latch RS com ENABLE

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S

R

ENABLE

Q

Q

Sn

Rn

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• Quando a entrada ENABLE tiver nível lógico 0 fará com que as duas portas NAND da entrada tenham a saída com nível lógico 1, implicando em que as saídas Q e Q’ não mudam de estado;

Latch RS com ENABLE

S

QSn

0 1 Não Muda

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R

ENABLE

Q

Q

Rn

0

0

01

1 Não Muda

Assim, para mantermos habilitado o circuito a entrada ENABLE deverá estarcom nível lógico 1.

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• Considerando que na entrada ENABLE será aplicado o nível lógico 1 poderemos estudar o comportamento do circuito com as variações nas outras entradas conforme a tabela verdade ao lado.

Latch RS com ENABLE

S

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S

R

ENABLE

Q

Q

Sn

Rn

1

1

1

S R Q

0 0

0 1

1 0

1 1

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• Linha 1: S = 0, R = 0.

Latch RS com ENABLE

S

QSn

1

01

Não Muda

21

R

ENABLE

Q

Rn

11

01

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• Linha 2: S = 0, R = 1.

Latch RS com ENABLE

S

QSn

1

01

0

22

R

ENABLE

Q

Rn

11

10 1

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• Linha 3: S = 1, R = 0.

Latch RS com ENABLE

S

QSn

1

10

1

23

R

ENABLE

Q

Rn

11

01 0

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• Linha 4: S = 1, R = 1.

Latch RS com ENABLE

S

QSn

1

10

1

24

R

ENABLE

Q

Rn

11

10 1

Evitar

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• Com isso podemos completar a tabela verdade abaixo.

Latch RS com ENABLE

S

QSn

S R Q

0 0 Não Muda

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R

ENABLE

Q

Rn

0 0 Não Muda

0 1 0

1 0 1

1 1 X - Evitar

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OBS: se o circuito estiver habilitado (E=1)

Latch D

• Garante-se que as entradas sempre são complementares (evitar estado de oscilação na saída)

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S R Q

0 0 Não Muda

0 1 0

1 0 1

1 1 X - Evitar

Elimina-se

Elimina-se

OBS: se o circuito estiver habilitado

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Flip-Flops

• Dispositivos biestáveis síncronos: multivibradores biestáveis

• Síncrono: saída muda de estado apenas no momentoespecificado pela entrada de disparo denominada deCLOCK (CLK)

-> Ou seja, as mudanças na saída ocorrem em sincronismo com o clock

• Disparo por borda (edge triggered): positiva (subida) ou

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• Disparo por borda (edge triggered): positiva (subida) ounegativa (descida) do pulso do clock: assim, o dispositivosomente é sensível as entradas na transição do sinal declock:

• Flip-Flops – “D” e “JK”

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• Cada porta tem um certo valor de atraso (circuito não ideal)

– No circuito com portas inversoras abaixo podemos observar o atrasopropagado entre as portas observando as bordas do sinal de entrada(TP1) e os taps TP2, TP3 e TP4.

Circuito Detector de Transição

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• Para o circuito abaixo se considerarmos este atraso teremos:

Circuito Detector de Transição

29

Na saída teremos um pulso por um curto intervalo de tempo toda vez queL1 passar do nível lógico 0 para o nível lógico 1.

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• Podemos ter tanto a transição na subida ou descida do pulso

Circuito Detector de Transição

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Flip-Flop D

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Clock D Q

↑↓ 1 1

↑↓ 0 0

1 X Não Muda

0 X Não Muda

Flip-Flop D

↑= Transição Negativa

↓ = Transição Positiva

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O flip-flop D (“data" ou dado, pois armazena o bitde entrada) possui uma entrada, que é ligadadiretamente à saída quando o clock é mudado =CÓPIA/ARMAZENAMENTO

7474

Exercício

• Dadas as formas de onda na figura abaixo para aentrada D e o clock, determine a forma de onda nasaída Q se o flip-flop começar resetado.

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• Na figura abaixo temos o FLIP-FLOP JK

Flip-Flop JK

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• Abaixo temos o esquema do FLIP-FLOP JK com a tabela verdade.

Flip-Flop JK

35

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7476

• As formas de onda mostradas na figura abaixo são aplicadas nas entradas J, K e clock. Determine a saída Q, considerando que o flip-flop esteja inicialmente resetado.

Exemplo

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• Se aplicarmos um sinal de CLOCK na entrada, e colocarmos as entradas J e K em nível lógico 1, teremos as curvas abaixo:

Flip-Flop JK

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A cada descida do pulso do CLOCK de entrada a saída muda de nível lógico

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• Se ligarmos 4 FLIP-FLOP JK conforme o esquema abaixo teremos um contador:

Flip-Flop JK

Q3 Q2 Q1 Q00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 11 0 0 0

38

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0

0000

0001

0010

A cada descida do CLOCK incrementa o contador

0011

0100

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• FLIP-FLOP JK 7476 ( Dual JK)

Flip-Flop JK

Símbolo

Tabela Verdade

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Pinagem

PRE = SETCLR = RESETCLK = CP

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• Na figura abaixo temos o FLIP-FLOP JK 7476 como contador

Flip-Flop JK

40

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Exercício: Considere o circuito abaixo, onde Q1=Q2=1 eQ0=Q3=0, complete as curvas de cada saída abaixo:

Flip-Flop JK

41

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