Microeletrônicagermano/Microeletronica_2015-2/Aula... · 2015-09-30 · 2 Atraso RC por um poço-n...

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Microeletrônica

Germano Maioli Penello

http://www.lee.eng.uerj.br/~germano/Microeletronica%20_%202015-1.html

Sala 5145 (sala 17 do laboratorio de engenharia elétrica)

Aula 08

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Atraso RC por um poço-n

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Vimos até agora que o poço-n pode ser usado como um diodo em conjunto com o substrato e como um resistor. Como toda junção pn tem uma capacitância parasítica, ao analisar o resistor, temos que incluir essa capacitância nos cálculos.

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Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar?

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Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar?

Para um número l de segmentos:

Soma de l termos com incremento 1 (Gauss fez isso quando era criança! )

Se l >> 1

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Processos de poços gêmeos (Twin well)

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No processo de poços gêmeos da figura, o poço p está conectado eletricamente no substrato. Caso seja necessário ter o substrato e o poço p em potenciais diferentes, usa-se o processo de poços-triplos.

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Regras de design - história

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MOSIS – empresa que recebe os designs de diversos grupos e forma as máscaras de processamento. Os fabricantes de CI são contratados pela MOSIS e mudaram ao longo do tempo. Para transferir os leiautes e torná-los escalonáveis, criou as regras SCMOS (scalable CMOS) quando o tamanho mínimo dos fabricantes era ~1mm. Com isto, o mesmo leiaute pode ser escalonado para ser usado em diferentes tecnologias usando o parâmetro l. Um grande benefício da tecnologia CMOS!

As regras de design dos fabricantes normalmente é mais rígida que a SCMOS. A regra SCMOS era flexível a ponto de atender todas as regras de uma vez. Com o passar do tempo, as regras SCMOS já não eram flexíveis o suficiente. As modificações nas regras foram necessárias para atender as novas tecnologias. Novas regras surgiram, submicron e deep-submicron (SUBM e DEEP, respectivamente).

Processos antigos ainda usam a regra SCMOS. Novas tecnologias usam as regras novas. Se um leiaute passa na regra DEEP, ele também passa nas outras!

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Regras de design para os poços

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No SPICE, usar “.options scale=90nm” para regra DEEP e “.options scale=180nm” na regra CMOSedu

O livro texto usa uma regra de design (CMOSedu) que é a metade da DEEP.Se o MOSIS usa um fator de escala de 90 nm na regra DEEP, o livro usa um fator de escala 180 nm na regra CMOSedu

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SEM – microscopia de varredura de elétron

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http://virtual.itg.uiuc.edu/training/EM_tutorial/

http://education.denniskunkel.com/Java-SEM-begin.php

Detalhe do olho de uma abelha

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SEM – microscopia de varredura de elétron

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Chip de memória CMOS

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Revisão – Processamento MOSFET

http://jas.eng.buffalo.edu/education/fab/NMOS/nmos.html

Até o momento discutimos detalhes da fabricação do poço-n.

Relembrando o processamento de um MOSFET (note que este processo não é o mesmo utilizado pela MOSIS)

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Camadas de metal

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As camadas de metal em um CI conecta os dispositivos (resistores, capacitores, MOSFETs, ...) entre si. Analisaremos aqui apenas um processo CMOS genérico com apenas duas camadas metálicas que chamaremos de metal1 e metal2.

Os metais comumente utilizados em CMOS são alumínio e cobre.

Analisaremos neste estudo das camadas de metal a área de solda (bonding pad), capacitâncias associadas às camadas, crosstalk, resistência de folha e eletromigração.

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“Almofada” de contato- Bonding pad

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Interface entre o substrato já processado e o mundo externo

http://www.cube.cz/technical-capabilities/universal-pad-finish-ang.htm?lang=en

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Os pads variam de acordo com a regra de design do fabricante. O tamanho do bonding pad especificado pelo MOSIS é um quadrado de 100mm x 100mm.

O tamanho final do pad é a única parte do leiaute que não é escalonado a medida que as dimensões do processo diminuem.

“Almofada” de contato- Bonding pad

Note a existência de isolante sob e sobre o metal (isolantes entre camadas)

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Capacitância metal-substratoO substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial.

Qual componente é formado quando temos dois equipotenciais separados por um isolante?

+

-

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Capacitância metal-substratoO substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial.

Aparecimento de capacitâncias parasíticas entre o metal e o substrato.

Capacitâncias parasíticas típicas em um processo CMOS

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Capacitância metal-substratoEstimando a capacitância parasítica de um pad de 100x100 mm2 entre uma camada de metal2 e o substrato:

área Valor obtido na tabela do slide anterior

perímetro Valor obtido na tabela do slide anterior

+x xCapac. =

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Passivação

O metal2 está coberto com um isolante! Não é possível fazer contato elétrico com ele com uma microsoldadora.Esta camada de óxido é chamada de passivação. Ela protege o chip de contaminações.

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Camada overglass

Cortes na passivação são feitos para obter contato elétrico. Para especificar onde abrir o contato, usamos a camada overglass.

Regra MOSIS – 6mm entre o limite do metal e o da abertura overglass. Qual a escala l usada no desenho acima?

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Camada overglass

Cortes na passivação são feitos para obter contato elétrico. Para especificar onde abrir o contato, usamos a camada overglass.

Regra MOSIS – 6mm entre o limite do metal e o da abertura overglass. Qual a escala l usada no desenho acima? l = 50 nm

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Importante

Estamos exemplificando um processo de apenas 2 metais!

Se o processo tiver, por exemplo, 5 metais, o último metal (camada superior para fazer a solda) é chamado de metal5.

http://www.cube.cz/technical-capabilities/universal-pad-finish-ang.htm?lang=en

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Leiaute das camadas de metal

Até agora vimos as camadas de poço-n, metal2 e overglass. Agora veremos as camadas de metal1 e a via1

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Metal1 e via1

Via1 - região onde o isolante deve ser removido para haver conexão entre o metal1 e o metal2.

Metal1 – Camada de metal logo abaixo do meltal2

Num processo de mais metais: Vian – conexão entre metaln e metaln+1

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Exemplo

Poço-n, metal1, via1, metal2 (OBS: sem overglass)

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Parasíticos associados ao metal

Quais são os efeitos parasíticos que podemos associar à camada de metal?

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Parasíticos associados ao metalResistência de folha - Resistência de contato - Capacitância

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Parasíticos associados ao metalResistência de folha - Resistência de contato - Capacitância

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Atraso de propagação intrínseco

Sem considerar os efeitos parasíticos, qual é o tempo de atraso de uma camada de metal em um processo CMOS? Em outras palavras, como o atraso é comparado à velocidade mais rápida de propagação (luz) no dielétrico?

Determinar a velocidade de propagação no meio e conferir o tempo de propagação por unidade de comprimento.

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Atraso de propagação intrínseco

Sem considerar os efeitos parasíticos, qual é o tempo de atraso de uma camada de metal em um processo CMOS?

Determinar a velocidade de propagação no meio e conferir o tempo de propagação por unidade de comprimento.

6.7 ps/mm < 28 ps/mm efeitos parasíticos não podem ser desprezados!

Utilizando o SiO2 como dielétrico com constante dielétrica ~4.

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Capacitância parasítica entre metal2 e metal1

Veja a tabela do slide 36

Capacitância parasítica entre quadrados de 10x10 com l=50nm

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No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V?

Capacitância entre o substrato e o metal1?Qual o circuito que reproduz o problema?Conservação de carga Q = CVVoilá!

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Capacitância entre o substrato e o metal1

(10x10) (4x10)

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Qual o circuito que reproduz o problema?

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Substrato

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Substrato

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Conservação de carga Q = CV

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Substrato

Este fenômeno serve para explicar o funcionamento do MOSFET de porta flutuante responsável pelas memórias não-volátil flash, EPROM e EEPROM.

http://en.wikipedia.org/wiki/EPROM

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Limite de corrente

Um fator que limita a quantidade de corrente que pode passar pelo metal é devido à eletromigração.

Eletromigração – Aumento da resistência devido à corrente. (similar à erosão fluvial.)

http://www.tf.uni-kiel.de/matwis/amat/elmat_en/kap_6/advanced/t6_4_2.html

- +

Sentido da corrente

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Limite de corrente

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Limite de corrente

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Limite de corrente

Tipicamente no Alumínio, JAL ~ mA/mm

Em geral os metais mais externos são usados para a alimentação do circuito. Metal2 é normalmente duas vezes mais espesso que o metal1, por isso tem uma resistência de folha menor.

Metal3 é mais espesso que o metal2Metal4 é mais espesso que o metal3…

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Regras de design para o metal

Usando a regra CMOSedu! E se utilizássemos a regra DEEP? Reveja aula 7.

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Regra de design

Dois quadrados

Retângulo

Ao desenhar máscaras, esses dois desenhos são equivalentes.

Dica: desenhar uma célula de via e salvá-la facilita na hora de fazer o design.

Note bem que o programa que estamos usando (Electric VLSI System Design) é baseado em componentes (método de conectividade)! Essas dicas são para programas em que cada uma das camadas (máscaras) têm que ser desenhadas separadamente (método de geometria).

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Resistência de contato

Qual a diferença entre os dois?

Usaremos neste curso uma resistência de contato de 10W/contato

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R = 10 W R = 2.5 W

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R = 10 WR = 2.5 W

Regra padrão: corrente máxima no contato de 100 mA

O maior número de vias diminui efeitos de eletromigração (Correntes menores passarão nas vias em paralelo).

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Crosstalk

Um sinal propagando em um condutor acopla com o outro condutor.

Im – corrente no condutor adjacente; VA – tensão de sinal

Pode ser medido aplicando uma tensão degrau em um condutor e medindo a tensão acoplada no outro condutor

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Crosstalk

Incluindo a capacitância do substrato com os metais:

DV é a tensão no condutor adjacente e C1,sub é a capacitância entre o condutor adjacente e o substrato

Esse resultado é obtido analisando duas capacitâncias em série:

VAVB

Substrato

FOXisolante

Q1 = Cm(VA-VB)

Q2 = C1,sub(Vb-0)

Q2 = Q1

DV é a tensão de ruído acoplada no condutor adjacente.

Onde VB = DV

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Crosstalk

As linhas metálicas também possuem uma indutância mútua, como se existisse um transformador entre os dois condutores.

Indutância mútua:

IA é a corrente injetada que varia no tempo (sinal de entrada), Vm é a tensão induzida (sinal de saída) e Lm é a indutância mútua.

O crosstalk pode ser reduzido se aumentarmos a distância dos condutores!

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Ground bounce - DC

Se o circuito exige uma corrente DC de 50mA, a DDP no circuito não é mais o valor ideal de 1V!

Este problema pode ser resolvido aumentando a espessura do condutor (reduzindo sua resistência). Note que VDD e o terra não têm valores fixos, eles dependem de como o circuito é desenhado.

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Ground bounce - AC

Este capacitor deve ser inserido externamente ao circuito entre os pinos VDD e terra do CI.

É muito comum em CMOS circuitos com baixíssima dissipação (baixo consumo de corrente), ex. Calculadora de alimentação solar. Nestes casos, o problema do slide anterior não é crítico.

Mas e se, num curto período, a corrente vai a 50mA?Podemos adicionar um capacitor decoupling que mantém a DDP do circuito.

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Exemplo

dQ = Idt

O valor do capacitor é razoavelmente alto.

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Exemplo

270 pF não é um valor de capacitância que pode ser feita facilmente.

Se o circuito está rodando a 500MHz (período de 2ns),

Corrente alta para a saída de um CI

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Conclusões

A largura do metal é um ponto importante na hora de desenhar um circuito, evitando ao máximo o efeito de ground bounce.

O número de vias interconectando camadas reduz a resistência de contato.

A proximidade dos condutores também afeta o circuito de uma maneira indesejada.

Devemos sempre ter em mente esses pontos. Não podemos ignorar os efeitos parasíticos se queremos projetar um circuito que funcione de acordo com as especificações.

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