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Microeletrônica

Aula 10

Prof. Fernando Massa Fernandes

(Prof. Germano Maioli Penello)

http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html

Sala 5017 E

[email protected]

https://www.fermassa.com/Microeletronica.php

http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html

Camadas de metalB

ack-

end

(BE

OL)

(capítulo 3 do livro)F

ront

-end

(F

EO

L)Revisão

Camadas de metal

As camadas de metal em um CI conectam os dispositivos (resistores, capacitores, MOSFETs, ...) entre si. Analisaremos aqui apenas um processo CMOS genérico com apenas duas camadas metálicas que chamaremos de metal1 e metal2.

Os metais comumente utilizados em CMOS são alumínio e cobre.

Analisaremos neste estudo das camadas de metal a área de solda (bonding pad), capacitâncias associadas às camadas, crosstalk, resistência de folha e eletromigração.

Revisão

“Almofada” de contato- Bonding pad

Interface entre o substrato já processado e o mundo externo

Revisão


Detalhes do chip de 2015

Revisão

Os pads variam de acordo com a regra de design do fabricante. O tamanho do bonding pad especificado pelo MOSIS é um quadrado de 100m x 100m.

O tamanho final do pad é a única parte do leiaute que não é escalonado a medida que as dimensões do processo diminuem.


Note a existência de isolante sob e sobre o metal (isolantes entre camadas)

Contatos para testes com probe station podem ser fabricados fora da área de contato com dimensões mínimas 6m x 6m.

Revisão

Capacitância metal-substratoO substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial.

Qual componente é formado quando temos dois equipotenciais separados por um isolante?

+

-

Revisão

Capacitância metal-substratoO substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial.

Aparecimento de capacitâncias parasíticas entre o metal e o substrato.

Exemplo de capacitâncias parasíticas típicas em um processo CMOS

Revisão

Capacitância metal-substratoEstimando a capacitância parasítica de um pad de 100x100 m2 entre uma camada de metal2 e o substrato:

área Valor obtido na tabela do slide anterior

perímetro Valor obtido na tabela do slide anterior

+x xCapac. =

Revisão

Passivação

O metal2 está coberto com um isolante! Não é possível fazer contato elétrico com ele com uma microsoldadora.Esta camada de óxido é chamada de passivação. Ela protege o chip de contaminações.

Revisão

Camada overglass

Cortes na passivação são feitos para obter contato elétrico. Para especificar onde abrir o contato, usamos a camada overglass.

Regra MOSIS – 6m entre o limite do metal e o da abertura overglass. Qual a escala usada no desenho acima?

Revisão

Camada overglass

Cortes na passivação são feitos para obter contato elétrico. Para especificar onde abrir o contato, usamos a camada overglass.

Regra MOSIS – 6m entre o limite do metal e o da abertura overglass. Qual a escala usada no desenho acima? = 50 nm

Revisão

Importante

Estamos exemplificando um processo de apenas 2 metais!

Se o processo tiver, por exemplo, 5 metais, o último metal (camada superior para fazer a solda) é chamado de metal5.

Revisão

Leiaute das camadas de metal

Até agora vimos as camadas de poço-n, metal2 e overglass. Agora veremos as camadas de metal1 e a via1

Revisão

Metal1 e via1

Via1 - região onde o isolante deve ser removido para haver conexão entre o metal1 e o metal2.

Metal1 – Camada de metal logo abaixo do meltal2

Num processo de mais metais: Via n → conexão entre metal n e metal n+1

Revisão

Observe as vias do metal

Metal e viaRevisão

Exemplo

Poço-n, metal1, via1, metal2 (OBS: sem overglass)

Revisão

Parasíticos associados ao metalQuais são os efeitos parasíticos que podemos associar à camada de metal?

Revisão


Resistência de folha - Resistência de contato - Capacitância

Idealmente, o metal é considerado sem resistência. Isto não é verdade no mundo real. Alguns efeitos que podem ser considerados são:

Revisão


Resistência de folha - Resistência de contato - Capacitância

Idealmente, o metal é considerado sem resistência. Isto não é verdade no mundo real. Alguns efeitos que podem ser considerados são:

Qual o tempo de atraso de uma conexão metálica de 1 mm de comprimento e 200nm de largura?

Revisão

Parasíticos associados ao metal

Metal1→R square=0 .1Ω/ square

C square=C total

l

td≈0 .35RC total

Revisão

Parasíticos associados ao metal

28 ps é um atraso significativo?

Revisão

Atraso de propagação intrínseco

Quanto tempo a luz leva para percorrer 1 mm em um dielétrico (silício)?Revisão


Quanto tempo a luz leva para percorrer 1 mm em um dielétrico (silício)?

Determinar a velocidade de propagação no meio e conferir o tempo de propagação por unidade de comprimento.

Revisão


Determinar a velocidade de propagação no meio e conferir o tempo de propagação por unidade de comprimento.

6.7 ps/mm < 28 ps/mm. Mas notem que os valores são próximos

Utilizando o SiO2 como dielétrico com constante dielétrica ~4.

Quanto tempo a luz leva para percorrer 1 mm em um dielétrico (silício)?Revisão

Capacitância parasítica entre metal2 e metal1

Veja a tabela do slide da aula anterior

Calcule a capacitância parasítica entre quadrados de 10x10 com =50nm:


Veja a tabela do slide da aula anterior

Capacitância parasítica entre quadrados de 10x10 com =50nm


No exemplo anterior, qual a variação de tensão no metal1 quando o metal2 varia de 0 a 1V?

Capacitância entre o substrato e o metal1?Qual o circuito que reproduz o problema?Conservação de carga Q = CV



Capacitância entre o substrato e o metal1

(10x10) (4x10)




Qual o circuito que reproduz o problema?





Substrato





Conservação de carga Q = CV


Substrato

Este fenômeno serve para explicar o funcionamento do MOSFET de porta flutuante responsável pelas memórias não-volátil flash, EPROM e EEPROM.

http://en.wikipedia.org/wiki/EPROM

ROM (Read-Only Memory)

EPROM (Electrically Programmable ROM)

EEPROM (Electrically Erasable/Programmable ROM)


Substrato

Este fenômeno serve para explicar o funcionamento do MOSFET de porta flutuante responsável pelas memórias não-volátil flash, EPROM e EEPROM.

http://en.wikipedia.org/wiki/EPROM

Stacked-gate transistor(EPROM ou EEPROM)

SM Sze, Physics of semiconductor devices (Wiley)

Regras de design para o metal

Usando a regra CMOSedu! E se utilizássemos a regra DEEP?

Regra de design

Dois quadrados

Retângulo

Ao desenhar máscaras, esses dois desenhos são equivalentes.

Dica: desenhar uma célula de via e salvá-la facilita na hora de fazer o design.

Note bem que o programa que estamos usando (Electric VLSI System Design) é baseado em componentes (método de conectividade)! Essas dicas são para programas em que cada uma das camadas (máscaras) têm que ser desenhadas separadamente (método de geometria).

Resistência de contato

Qual a diferença entre os dois?

Usaremos neste curso uma resistência de contato de 10Ω/contato

Resistência de contatoUsaremos neste curso uma resistência de contato de 10Ω/contato

R = 10 Ω R = 2.5 Ω

Resistência de contatoUsaremos neste curso uma resistência de contato de 10Ω/contato

R = 10 ΩR = 2.5 Ω

Regra padrão: corrente máxima no contato de 100 A

O maior número de vias diminui efeitos de eletromigração (Correntes menores passarão nas vias em paralelo).

Limite de corrente

Um fator que limita a quantidade de corrente que pode passar pelo metal é devido à eletromigração.

Eletromigração – Aumento da resistência devido à corrente. (similar à erosão fluvial.)

http://www.tf.uni-kiel.de/matwis/amat/elmat_en/kap_6/advanced/t6_4_2.html

- +

Sentido da corrente

Limite de corrente

Corrente máxima que pode ser injetada no pad de contato de alumínio

Limite de corrente

Corrente máxima que pode ser injetada no pad de contato de alumínio → 100 mA

Limite de corrente

Tipicamente no Alumínio, JAL ~ mA/m

Em geral os metais mais externos são usados para a alimentação do circuito.

Metal2 é normalmente duas vezes mais espesso que o metal1, por isso tem uma resistência de folha menor.

Metal3 é mais espesso que o metal2Metal4 é mais espesso que o metal3…

Fotos – Metais em diferentes alturas

Camada superior em foco num microscópio óptico camada inferior em foco

Oportunidade!

Oficina de Introdução ao Projeto de Circuitos Integrados – CI Brasil – Poli USP

http://www.psi.poli.usp.br/emicro-projetos

INSCRIÇÕES - 1 a 31 de maio de 2018

Oficina de Circuitos Integrados Digitais - 10 a 13 de julho de 2018

Circuitos Integrados Mistos (Digitais-Analógicos) - 17 a 20 de julho de 2018

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