Aula 06 Linguagem VHDLAula 06 Linguagem VHDL

Lgica Reconfigurvel

Prof ClovisProf. Clovis

SumrioSumrio Conceito de HDL Histrico Caractersticas Vantagens e desvantagens Aplicaes Aplicaes Estrutura da VHDL

Conceito de HDLConceito de HDL No campo da lgica reconfigurvel, h linguagens que

destinam-se configurao de um determinado circuitodestinam-se configurao de um determinado circuito digital sobre um FPD. Estas linguagens so denominadas Linguagens de Descrio de Hardware(HDL Hardware Description Language)(HDL Hardware Description Language).

A HDL uma forma de se descrever, atravs de um programa, o comportamento de um circuito ou

t di it lcomponente digital. Dentre as linguagens de descrio de hardware, duas

so padronizadas pelo IEEE e so as mais utilizadas: a p pVHDL e a Verilog.

VHDL (Very high speed integrated circuit Hardware Description Language) uma Linguagem de DescrioDescription Language). uma Linguagem de Descrio de Hardware com nfase em Circuitos Integrados de Altssima Velocidade).

HistricoHistrico

1968 primeiras HDLs (incompatveis); 1968 primeiras HDLs (incompatveis); 1973 primeiro esforos de padronizao (CONLAN) incio do primeiro

projeto patrocinado pelo DoD (Depart-ment of Defence); 1983 final do CONLAN (ADA) e DoD inicia o projeto VHSIC com um ( ) p j

consrcio de empresas privadas (IBM, Intermetrics e Texas Instruments); 1986 primeiros compilador e simulador e criao de um grupo de

padronizao do IEEE para VHDL; 1987 f i d t d d l IEEE (IEEE 1076) 1987 foi adotada como um padro pelo IEEE (IEEE 1076).

1988 primeiros softwares so comercializados; 1991 novo processo de padronizao; 1993 um novo padro publicado, chamado VHDL93, padronizado IEEE

Std 1164-1993; 1997 foi publicado o manual de referncia da lingua-gem VHDL; 2002 L d VHDL AMS (VHDL A l d Mi d Si l ) 2002 Lanado o VHDL- AMS (VHDL para Analog and Mixed Signals); 2003 publicado o novo padro chamado VHDL03, padronizado IEEE Std

1164-2003.

Caractersticas do VHDLCaractersticas do VHDL

Modular; Modular; Paralelismo entre instrues (comandos); Fcil de documentar Fcil de documentar.

Vantagens x Desvantagens

Vantagens: Intercmbio de projetos entre grupos de pesquisa sem a

necessidade de alterao; Garantia da preciso e portabilidade de um projeto Garantia da preciso e portabilidade de um projeto. A linguagem independe da tecnologia atual, ou seja, pode-

se desenvolver um sistema hoje e implement-lo depois; j p p ; Os projetos so fceis de serem modificados; Reduz o custo de produo de um circuito dedicado,

usando VHDL e Dispositivos Programveis. Reduz consideravelmente o tempo de projeto e

implementaoimplementao.

Desvantagens: VHDL h d ti i d VHDL no gera um hardware otimizado.

Aplicaes do VHDLAplicaes do VHDL

Documentao e modelagem de um projeto Documentao e modelagem de um projeto Controle de Processos; Instrumentao; Instrumentao; Drivers de Barramentos; Conversores de Interface; Novas aplicaes; Processamento Digital de Sinais:

Processamento de udio; Processamento de udio; Processamento de Vdeo; Multiprocessamento de sinais de controle (Controle

M lti i l)Multivarivel). Prototipao de circuitos.

Estrutura da VHDL

A estrutura de um programa VHDL, baseia-se em 3 estruturas bsicas e 1 sub-estrutura: Package; Entity; Architecture & Process.

ENTIDADE DE PROJETO = PACKAGE + ENTITY + ARCHITECTURE + PROCESS

PACKAGE (Pacote): so declaradas as bibliotecas, constantes, tipos de dados, sinais, subprogramas, etc.;

ENTITY (Entidade): interface, declarao dos pinos de entrada e sada;

ARCHITECTURE (Arquitetura): corpo, define as implementaes d j t l i i t dit P d t tdo projeto, a lgica propriamente dita. Pode conter outras entidades de projeto;

PROCESS (Processo): define as lgicas sncronas. So declarados dentro da architecture;declarados dentro da architecture;

Implementao

l ibrary IEEE;IEEE STD LOGIC 1164 ALLE l d tid d d j t Euse IEEE.STD_LOGIC_1164.ALL;

--use IEEE.NUMERIC_STD.ALL;--library UNISIM;--use UNISIM.VComponents.all;

Exemplo de uma entidade de projeto, implementao de uma porta XOR com 3 entradas

P

A

C

K

A

G

E

entity XOR_3 isPort ( SW0 : in STD_LOGIC;

SW1 : in STD LOGIC; T YSW1 : in STD_LOGIC;SW2 : in STD_LOGIC;LED0 : out STD_LOGIC);

end XOR_3;

E

N

T

I

T

architecture Teste_XOR of XOR_3 is

beginEsquemtico VHDL

C

T

U

R

E

LED0

Entidade de Projetoj

Declarao da Interface com o exterior

Entity ABC is

entidade

y--

A h X f ABCArchitecture X of ABC

------

Arquitetura da Entidade de

P j t

Relao entre as portas

entidade Projeto

Exerccio 5Exerccio 5 Faa a implementao do exemplo com a porta

XOR de 3 entradas. Observar: Esquema tecnolgico; Comparar o cdigo VHDL com cdigo VHDL gerado a

partir do esquema.

Fim Fim Anotaes