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Exercícios de preparação _ne772 Prof. Luís Caldas Pág. 1 EXERCÍCIOS DE NE – 772 Os exercícios recomendados pelo Tocci, os resolvidos em sala de conversores ADC e DAC, bem como gabaritos de provas anteriores fazem parte desta lista. 1. Projetar um contador reversível módulo 7, selecionado por uma chave K, onde K= 1 o contador conta no modo crescente e para K = 0, o contador conta no modo decrescente. Pede-se : a) A modelagem do contador descrito por um diagrama de estados. b) A implementação do contador por FSM, implementado com memória ROM. c) A capacidade da memória ROM. 2. Implementar o problema do motor de passo usando FSM. Pede-se : a) Implementação da FSM usando ROM. b) Capacidade da ROM. 3. Projetar um contador módulo 4 e módulo 8 usando FSM. O contador é controlado por uma chave K, onde K = 0 o contador conta em modo crescente e K =1 em modo decrescente. Uma segunda chave M seleciona o módulo do contador, onde M = 0 o módulo é 04 e M =1 o módulo é 8. Pede-se : a) Modelagem por Moore. b) Implementação usando ROM. c) A capacidade da ROM para implementação do contador. 4. Projetar um controle digital para um disco de corte. O disco se encontra em repouso na posição X. O disco só se movimenta quando existe uma peça a ser cortada, identificada por um sensor Y. Para a segurança do operador, existe uma cortina de luz que quando ultrapassada não deixa o disco partir. O disco gira por 3 ciclos completos no sentido horário e 01 ciclo no sentido anti-horário e em seguida o disco pára na posição X. Pede- se : a) A modelagem do controle digital por diagrama de estados. b) A implementação do sistema por FSM usando memória ROM. c) A capacidade da memória ROM. 5. Construir um sistema seqüêncial síncrono capaz produzir uma saída ALTO sempre que a paridade impar dos dados de entrada estiver incorreta. Os dados incluem 01 bit para a paridade e 03n bits para os dados. A paridade é o último bit da série seqüencial de 04 bits. Pede-se : a) O diagrama de estados representando o processo de deteção. b) Implementação através de FSM. 6. O fluxograma a seguir representa um processo. Pede- se : a) A modelagem por diagrama de estados. b) A implementação do sistema por FSM usando memória ROM. c) A capacidade da ROM.

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EXERCÍCIOS DE NE – 772

Os exercícios recomendados pelo Tocci, os resolvidos em sala de conversores ADC e DAC, bem como gabaritos de provas anteriores fazem parte desta lista. 1. Projetar um contador reversível módulo 7, selecionado por uma chave K, onde K= 1

o contador conta no modo crescente e para K = 0, o contador conta no modo decrescente. Pede-se :

a) A modelagem do contador descrito por um diagrama de estados. b) A implementação do contador por FSM, implementado com memória ROM. c) A capacidade da memória ROM. 2. Implementar o problema do motor de passo usando FSM. Pede-se : a) Implementação da FSM usando ROM. b) Capacidade da ROM. 3. Projetar um contador módulo 4 e módulo 8 usando FSM. O contador é controlado por uma chave K, onde K = 0 o contador conta em modo crescente e K =1 em modo decrescente. Uma segunda chave M seleciona o módulo do contador, onde M = 0 o módulo é 04 e M =1 o módulo é 8. Pede-se : a) Modelagem por Moore. b) Implementação usando ROM. c) A capacidade da ROM para implementação do contador. 4. Projetar um controle digital para um disco de corte. O disco se encontra em repouso na posição X. O disco só se movimenta quando existe uma peça a ser cortada, identificada por um sensor Y. Para a segurança do operador, existe uma cortina de luz que quando ultrapassada não deixa o disco partir. O disco gira por 3 ciclos completos no sentido horário e 01 ciclo no sentido anti-horário e em seguida o disco pára na posição X. Pede-se : a) A modelagem do controle digital por diagrama de estados. b) A implementação do sistema por FSM usando memória ROM. c) A capacidade da memória ROM. 5. Construir um sistema seqüêncial síncrono capaz produzir uma saída ALTO sempre que a paridade impar dos dados de entrada estiver incorreta. Os dados incluem 01 bit para a paridade e 03n bits para os dados. A paridade é o último bit da série seqüencial de 04 bits. Pede-se : a) O diagrama de estados representando o processo de deteção. b) Implementação através de FSM. 6. O fluxograma a seguir representa um processo. Pede- se : a) A modelagem por diagrama de estados. b) A implementação do sistema por FSM usando memória ROM. c) A capacidade da ROM.

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7. Construir um circuito de decodificação para um banco de memória conforme disposição a seguir. Pede-se : a) Utilizando o CI- decodificador 74138 mais uma lógica adicional, esboçar o circuito de

decodificação. b) Implementar o circuito de decodificação usando memória ROM como decodificador. 8. Construir um banco de memória de 8K x 8, partindo de um chip de 2K x 8. Construir o sistema de decodificação usando somente inversores.

2K 1K 2K 2K 1K

8191

0

CS1 CS0

R/W

A0 a A10

D0 a D7

MEM.

0

0

0

0

1

1

1

1

A= B = 0

A = 1B = 0 A= 0 B = 1

A= B = 1

X

Y Y

X

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9. Os sinais lógicos descritos pelas formas de ondas a seguir representam o funcionamento de um circuito sequencial. Pede-se : a) A modelagem do sistema por um diagrama de estados. b) A tabela de estados e saída do sistema. c) A implementação por FSM usando memória ROM. 10. Gerar as funções lógicas para 04 variáveis de entrada AB,C e D, conforme as funções booleanas a seguir. 1 - F1 = A’B’ + AC’D + B’D’ 2 – F2 = AC + BC + AD 3 – F3 = ABD + C’D’ + AD’ + BCD 4 – F4 = B’C’D + AC + BD + A’B’C’D. Pede- se : a) Implementar as funções usando memória ROM, mapa de endereços e conteúdos. b) Capacidade da ROM utilizada. 11. Construir um somador de 02 números X e Y na base 4. Pede-se : a) Implementar o somador usando memórias ROM, mapa de endereços b) Capacidade da ROM. 12. Construir um gerador de ondas quadradas de largura variável. O sistema deve gerar ciclicamente 04 pulsos. Cada dos pulsos gerados devem ser simétricos (ondas quadradas) e bipolar com 5VP-P, sendo o primeiro pulso de período de 2ms, o segundo deve dobrar o período e assim por diante até o 4.o pulso. O diagrama de blocos a seguir mostra como são gerados os pulsos. Sabendo-se que na saída do circuito existe um amplificador somador de ganho unitário. Pede-se : Obs.: A saída da ROM em NL1 + 5V e NL0 = Gnd. a) Implementar o somador usando memórias ROM, mapa de endereços b) Capacidade da ROM. c) A freqüência do oscilador.

Sinal A

Sinal B

SAÍDA Y

SAÍDA X

T

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13. Um processo de aquecimento o qual exige medidas precisas de temperatura é monitorado por um sensor de temperatura o qual gera 5mV para 10°C com precisão de ± 0,0025% para 1000°C. Deseja-se leituras na temperatura de 1000°C com precisão máxima de + 0°C – 0,1°C. Pretende-se realizar as medições numa faixa de 50°C, de 975°C e 1025°C, com um conversor ADC. Sabendo-se que o erro do DAC em 1000°C é de ± 0,005%. Pede-se : a) A tensão de entrada que deve ser aplicada em VIN(-) para o ínício da faixa de medida. b) O número de bits do conversor ADC. c) O passo real do conversor. d) A tensão de F.S. e) O valor digital para a temperatura de 1010°C 14. Projetar um sistema digital o qual produz uma saída igual a 1 sempre que a entrada for uma seqüência de 03 bits sucessivos formando 101. Pede-se : a) Modelar o processo usando Moore. b) Modelar o processo usando Mealy. c) As equações de estados pelo Modelo de Moore. d) As equações de estados pelo Modelo de Mealy. 15. Para o diagrama de estados a seguir, pede-se : a) As equações de estados pelo Modelo de Mealy. Definição : Entrada = X, Saídas = /YZ 16. Para o diagrama de estados a seguir, pede-se :

+

-Osc. ROMCONTADOR Σ A = +1 Saída

S0

1/01 0/11

1/00

0/11

1/00

0/10

0/00

1/01

S1

S2 S3

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a) As equações de estados pelo Modelo de Mealy. Definição : Entrada = X, Saídas = /YZ 17. Construir um sistema seqüencial o qual produz uma saída ALTO sempre que a entrada X de dados serial receber ou a seqüência 101 ou a seqüência 010. Pede-se : a) Modelagem do processo pelo Modelo de Moore. b) As equações de estados e de saída. c) Repetir itens a e b) pelo Modelo de Mealy. 18. Construir um sistema seqüencial o qual produz duas saídas X e Y ( X = 1 e Y =1 ), quando as entradas A e B forem iguais a 00. Caso as entradas A e B forem 01 ou 10, as saídas S e Y (X =0 e Y =1) e caso as entradas A e B forem iguais a 11, as saídas deverão ser iguals (X = 0 e Y = 0 ). Pede-se : a) O diagrama de estados pelo Modelo de Moore. b) As equações de estados e de saída. 19. Um móvel M está em repouso no ponto A, conforme mostrado a seguir e se movimenta quando a chave de start é pressionada. O móvel sai da posição A se dirige até o outro lado toca no ponto B. Ao tocar no ponto B o sentido de movimento é invertido e o móvel M sai de B em direção ao ponto A e em seguida ao tocar no ponto A o móvel M pára. Pede-se : a) O diagrama de estados do processo pelo Modelo de Moore. b) As equações de estados e de saída. c) Repetir itens a e b) pelo Modelo de Mealy. 20. Um sistema de bomba e tanque são modelados por um sistema seqüencial para o controle do abastecimento de água. A água é captada de um poço artesiano e para o funcionamento adequado da bomba, existem 02 sensores de níveis N1 e N2 que controlam o ligamento e desligamento da bomba. Pede-se: a) O diagrama de estados do processo pelo Modelo de Moore. b) As equações de estados e de saída. c) Repetir itens a e b) pelo Modelo de Mealy.

S0

Y/A’B Z/AB

X/A’B’

Z’/AB

Z/A’B’

Z’/AB’

X’/A’B’

Z/A’B

S1

S2 S3

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21. Um processo de controle possui 3 fases definidas a seguir : Fase 1 : Um motor M gira após um sinal de start é gerado pelo controlador e daí o motor M gira e movimenta uma engrenagem esta através de uma correia dentada movimenta um cilindro cujo movimento é linear sobe-desce e executa por 05 vezes. Após executar 05 vezes esta operação de sobe-desce, um sinal P é ativo indicando que este processo terminou. O controlador encerra este processo desenergizando o motor M. Fase 2 : Este processo inicia após concluída a fase 1 e neste processo é enviado um sinal de start para uma mesa giratória G que se movimenta no sentido horário tendo 04 estações de parada P1,P2,P3 e P4 dispostas a cada 90° da posição inicial. Em cada estação a mesa deverá parar e aguardar até que a prensa correspondente tenha realizado a operação de estampagem. A descida das prensas M1,M2,M3 e M4 é simultanea e deverá ser comandada uma única vez, através de um único sinal de D comum a todas as prensas de descida das prensas e todas monitoradas por cada sensor individual F1,F2, F3 e F4 de prensa em cima. Após a estapagem das peças pelas prensas o processo da fase 2 é encerrado. O controlador encerra o processo desligando a mesa giratória G. Fase 3 : O processo da fase inicia após a conclusão da fase 2 onde um sinal de start dispara um alimentador de peça para a prensa o qual será iniciado. O alimentador A deve estar na posição inicial e transferir a peça de um magazine para a prensa. O movimento do alimentador é fixo e ele pega a peça no magazine e leva para a prensa. Um sensor de peça em posição R indica a presença da peça e um sensor L de peça na prensa indica que a peça foi alimentada.. Um sensor T indica que o alimentador se encontra na posição inicial. Um sinal de alerta S indica ao operador que não existe peça no magazine ou acabou a peça do magazine e nesta condição o alimentador não inicia o processo. Sempre que o alimentador retorna para a posição inicial encerra-se a fase 3 e inicia-se a fase 1 novamente. Um esquema de representação do controle das fases 1,2 e 3 e o controlador das fases é apresentado a seguir. Pede-se : a) A modelagem das 03 fases separadamente e a modelagem do controle C das fases em automatico. b) As equações de estados e de saídas das fases. A seguir apresentamos o esquema de representação do sistema 1.Q SOLUÇÃO :

FASE 1

FASE 2

FASE 3

CONTROLADOR

C

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a) Diagrama de estados São necessários 03 F/Fs Q2Q1Q0, b) Tabela de estados presente e futuro ATUAL ENTRADA K SAÍDA Q2Q1Q0 0 1 S

000 110 001 0 001 000 010 0 010 001 011 0 011 010 100 0 100 011 101 0 101 100 110 0 110 101 000 1 111 000 000 0

c) Mapa da ROM – DIAGRAMA DE BLOCOS DA FSM

0 1 2 3 4 5 6 0/1 0/1 0/1 0/1 0/1 0/1

0/1

K

Q2 Q1 Q0

Q2 Q1 Q0

ck

D0 D1 D2

D0 D1 D2

S

CLK

ROM

F/F

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Q2 Q1 Q0 K Q2 Q1 Q0 S A3 A2 A1 A0 B3 B2 B1 B0

0 0 0 0 1 1 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 1 0 1 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 1 1 0 0 1 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 0 0 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1 1 0 0 1 1 0 0 1 0 1 1 1 1 0 1 0 0 0 1 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0

c) Capacidade da ROM : 16 x 4 2. SOLUÇÃO : a) Variáveis de Entrada Variáveis de Saída X, C, Y Z1 e Z2 b) Lógica das Variáveis

ENTRADA X = 1 Disco sobre X X = 0 Disco fora de X C = 0 Area sem qualquer presença do operador C = 1 Área invadida pelo operador Y = 0 Sem peça Y = 1 Com peça SAÍDA Z1 = 1 – Disco acionado no sentido horário Z1 = 0 – Disco sem acionamento Z2 = 1 – Disco acionado no sentido anti-horário Z2 = 0 - Disco sem acionamento

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a) Diagrama de estados b) Tabela de Estados presentes e futuros Designando os estados, conforme a tabela a seguir, temos :

S0 X X X S1 S2 S3 S4

C

C’ Y

S0

S1

S2

S3

S4

X

X

X

X

X’

X’

X’

X’

C

C

C

C

Q2Q1 Q0

00 01 11 1001

Z1= 0 Z2 = 0

Z1 = 1 Z2 = 0

Z1 = 1 Z2 = 0

Z1 = 1 Z2 = 0

Z1 = 0 Z2 = 1

Q2 Q1 Q0 000 001 010 011 100 101 110 111 Z1 Z2 0 0 0 - 001 - 000 - 001 - 000 0 0 0 0 1 - 001 - 000 - 011 - 000 1 0 0 1 0 - 000 - 000 - 000 - 000 0 0 0 1 1 - 011 - 000 - 111 - 000 1 0 1 0 0 - 000 - 000 - 000 - 000 0 0 1 0 1 - 101 - 000 - 000 - 000 0 1 1 1 0 - 000 - 000 - 000 - 000 0 0 1 1 1 - 111 - 000 - 101 - 000 1 0

ATUAL ENTRADAS X,C,Y SAÍDAS

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Q2 Q1 Q0 X C Y Q2 Q1 Q0 Z1 Z2A5 A4 A3 A2 A1 A0 B4 B3 B2 B1 B0

0 0 0 0 0 0 - - - 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 - - - - - 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 - - - - - 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 - - - - - 0 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 0 - - - - - 0 0 1 0 0 1 0 0 1 1 0 0 0 1 0 1 0 - - - - - 0 0 1 0 1 1 0 0 0 1 0 0 0 1 1 0 0 - - - - - 0 0 1 1 0 1 0 1 1 1 0

1 1 0 0 0 0 - - - - - 1 1 0 0 0 1 0 0 0 0 0 1 1 0 0 1 0 - - - - - 1 1 0 0 1 1 0 0 0 0 0 1 1 0 1 0 0 - - - - - 1 1 0 1 0 1 0 0 0 0 0 1 1 0 1 1 0 - - - - - 1 1 0 1 1 1 0 0 0 0 0 1 1 1 0 0 0 1 1 1 1 0 1 1 1 0 0 1 - - - - - 1 1 1 0 1 0 1 0 1 1 0 1 1 1 0 1 1 0 0 0 0 0 1 1 1 1 0 0 - - - - - 1 1 1 1 0 1 1 0 1 1 0 1 1 1 1 1 0 0 0 0 1 0 1 1 1 1 1 1 0 0 0 1 0

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3. SOLUÇÃO a) Diagrama de estados conforme o fluxograma. b) A tabela de estados presentes e futuros. ATUAL ENTRADA X,Y SAÍDA Q1Q0 00 01 10 11 A B

00 01 01 10 10 0 0 01 01 11 01 11 1 0 10 11 10 11 10 0 1 11 00 00 11 11 1 1

c) Mapa da ROM

Q1 Q0 X Y Q1 Q0 A B A3 A2 A1 A0 B3 B2 B1 B0

0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 1 0 1 0 0 0 0 0 1 1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 1 1 1 0 1 0 0 0 1 1 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 0 1 1 1 0 0 1 1 1 0 0 0 0 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

S0

S1 S2

S3

X’ X

Y’ Y

Y Y’

X’

X

A= 1 B =1

A= 1 B =0

A= 0 B =1

A= 0 B =0

S0 S2 S1 S3

Q1 Q0

0 1 01

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c) Capcidade da ROM : 16 x 4 4) Construção de um decodificador para o banco de 8K. Considerar como se fossem 8 dispositivos de 1K pois 1K é a memória de menor capacidade. As linhas de endereços para 8K : 13 Linhas A0 – A12

As linhas para 1K são : 10 linhas – A0 – A9 Sobraram A10, A11 e A12

End. Inicial Endereço Final

Capacidade Mem.

Dispositivo de Mem.

Linha de saída dec.

0000 07FF 2K 1 O0’ e O1’ 0800 0BFF 1K 2 O2’ 0C00 0FFF 2K 3 O3’ e O4’ 1000 17FF 2K 4 O5’ e O6’ 1800 1BFF 1K 5 O7’

C B A

A12 A11 A10

CS2’

CS1’

CS3’

CS5’

CS4’

74138

E0’ E1 E2

+Vcc

O2’ O0’ O1’ O3’ O4’ O7’ O5’ O6’

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c) Com ROM A12 A11 A10 CS0’ CS1’ CS2’ CS3’ CS4’ A2 A1 A0 B4 B3 B2 B1 B0 0 0 0 0 1 1 1 1 0 0 1 0 1 1 1 1 0 1 0 1 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0

A12

A11

A10

CS0’ CS1’ CS2’ CS3’ CS4’

R O M

A2 A1 A0

B4 B3 B2 B1 B0

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5. Associação de memória

CS1 CS0

R/W’

A0 a A10 MEM.1

CS1 CS0

R/W’

A0 a A10 MEM. 2

CS1 CS0

R/W’

A0 a A10 MEM.3

CS1 CS0

R/W’

A0 a A10

D0 a D7

MEM.4

A12

A11’

A12

A11

A11

A12

A12

A11’

A12 A11 CS1’ CS2 0 0 A12 A11’0 1 A12 A11 1 0 A11 A12 1 1 A11’ A12

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Tabela de endereços da memória de cada memória.

A12 A11 Faixa de Endereço Dispositivo 0 0 0000 a 07FF 1 0 1 0800 a 0FFF 2 1 0 1000 a 17FF 3 1 1 1800 a 1FFF 4

6. A cada variação de entrada haverá uma evolução e a geração de tantos estados novos quantos necessários. Para cada estado impor a saída correspondente observando as formas de ondas descritas. O diagrama de estados ficará : No modo fundamental só pode ocorrer a variação de uma entrada por vez. b) A tabela de estados do problema, inicialmente designação de estados. d) Mapa da ROM

A B

B A’

B’

X = 1

B’

A

Y = 1 A’

B

S0

S1

S2

S3

S5

S4

S0 S3 S4 X S1 S2 S5 X

Q2Q1

Q0 00 01 11 10

01

Q2 Q1 Q0 00 01 11 10 X Y 0 0 0 000 010 - 001 0 0 0 0 1 001 - 010 001 0 0 0 1 0 - 010 010 000 1 0 0 1 1 110 010 010 - 0 0 1 0 0 000 000 000 000 0 0 1 0 1 000 000 000 000 0 0 1 1 0 110 110 - 111 0 0 1 1 1 111 - 010 111 0 1

Estados Entradas A, B Saídas

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7. As funções booleanas a serem implementadas são : 1 - F1 = A’B’ + AC’D + B’D’ 2 – F2 = AC + BC + AD 3 – F3 = ABD + C’D’ + AD’ + BCD 4 – F4 = B’C’D + AC + BD + A’B’C’D. Pede- se : Montaremos a tabela da verdade para todas estas funções e a sua correpondência com endereços e conteúdos da ROM. Como uma ROM é interna implementada com um circuito decodificador de endereços o qual representa em cada saída o produto booleano de todas as variáveis endereços de entrada e mais um circuito OU entre todos estes produtos booleanos sendo que para cada saída da ROM teremos um OU entre todos os produtos booleanos, a ROM necessária para implementar o problema terá no máximo 4 saídas, uma para cada função. a) Tabela da verdade e o mapa da ROM.

b) A capacidade da ROM é de 16 x 4. 8. Os números serão X1X0 de 0 a 3 e Y1Y0 de 0 a 3.

A3 A2 A1 A0 B3 B2 B1 B0 ROM ROM A B C D F1 F2 F3 F4 Endereço Conteúdo0 0 0 0 1 0 1 0 0 A 0 0 0 1 1 0 0 1 1 9 0 0 1 0 1 0 0 0 2 8 0 0 1 1 1 0 0 0 3 8 0 1 0 0 0 0 1 0 4 2 0 1 0 1 0 0 0 1 5 1 0 1 1 0 0 1 0 0 6 4 0 1 1 1 0 1 1 1 7 7 1 0 0 0 1 0 1 0 8 A 1 0 0 1 1 1 0 1 9 D 1 0 1 0 1 1 1 1 A F 1 0 1 1 0 1 0 1 B 5 1 1 0 0 0 0 1 0 C 2 1 1 0 1 1 1 1 1 D F 1 1 1 0 0 1 1 1 E 7 1 1 1 1 0 1 1 1 F 7

A3A2A1A0

B3B2B1B0

ABCD

F1F2F3F4

ROM

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Devemos montar uma tabela da verdade e fazer a correpondência com a ROM.

b) A capacidade da ROM é de 16 x 3 2. Este problema é gerar uma seqüência com forme a seguir, sendo 4 pulsos e largura

variável. O primeiro de largura unitária e simétrico, o segundo o dobro, o terceiro o quádruplo do primeiro e o quarto pulso óctuplo do primeiro.

Início : 1 – 0 – 1 – 1 – 0 – 0 – 1 – 1 – 1 – 1 – 0 – 0 – 0 – 0 – 1 – 1 – 1 – 1 – 1 – 1 – 1 – 1 - 0 – 0 – 0 – 0 – 0 – 0 – 0 – 0. A ROM será de capacidade 30 x 1, conforme a seguir. a) O mapa da ROM conforme a seqüência, será :

A3 A2 A1 A0 B2 B1 B0 ROM ROM X1 X0 Y1 Y0 F1 F2 F3 Endereço Conteúdo0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 1 0 0 1 0 0 1 0 2 2 0 0 1 1 0 1 1 3 3 0 1 0 0 0 0 1 4 1 0 1 0 1 0 1 0 5 2 0 1 1 0 0 1 1 6 3 0 1 1 1 1 0 0 7 4 1 0 0 0 0 1 0 8 2 1 0 0 1 0 1 1 9 3 1 0 1 0 1 0 0 A 4 1 0 1 1 1 0 1 B 5 1 1 0 0 1 1 0 C 3 1 1 0 1 1 0 0 D 4 1 1 1 0 1 0 1 E 5 1 1 1 1 1 1 0 F 6

A3A2A1A0

B2B1B0

F1F2F3

ROM

X1X0Y1Y0

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b) A capacidade será 30 x 1. c) A freqüência será f = 1/T = 1KHz. Obs.: Aplicar uma tensão – 2,5V na entrada do somador, para obter o sinal bipolar de amplitude máxima de ± 2,5V 3. Inicialmente devemos encontrar os valores de temperatura para o sensor e o DAC. Sensor = 0,0025% de 1000 = 0,025°C DAC = 0,005% de 1000 = 0,05°C Sendo 0,1°C a precisão de leitura do processo, então, o passo deverá ser : K = 0,1 – 0,075 = 0,025°C. (Passo provisório). A faixa de temperatura é de 1925 a 975 = 50°C. (Novo F.S). O número de bits, será : 2n –≥ 1 F.S. / K ⇒ 2n ≥ 2001 ⇒ n = 11 bits. (Mínimo). a) Sendo 5mV para 10°C = 97,5 x 5 = 487,5mV (Para zerar o sensor, estado 0). b) O número de bits igual a 11. d) O passo real será : 50/ 2047 = 0,02447°C. e) O F.S. 102,5 x 5 = 512,5mV. f) O equivalente digital será : 1010 – 975 = 35°C O valor digital será : 35 / 0,0247 = 1433. 11. Para a forma de onda a seguir, onde X é a entrada e Y e Z as saídas do sistema, projetar o sistema seqüencial síncrono. O diagrama de estados pelo modelo de Moore fica :

End. 0 1 2 3 4 5 6 7 8 9 a b c d E F Cont. 1 0 1 1 0 0 1 1 1 1 0 0 0 0 1 1 End. 10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F Cont. 1 1 1 1 1 1 0 0 0 0 0 0 0 0 - -

CK X Y

Z

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A tabela de estados completa fica : b) Tabela da ROM

S0/00

S1/10 S1/01

1 0

Si/YZ

Estados Q1 Q0 0 1 Y Z S0 0 0 10 01 0 0 S1 0 1 00 00 1 0 S2 1 0 00 00 0 1 X 1 1 00 00 0 0

Designação de Estados

Q1 0 1 Q0 0 S0 S2 1 S1 X

Atuais X Saídas

A2 A1 A0 B3 B2 B1 B0 End. Cont. Q1 Q0 X Q1 Q0 Y Z A B 0 0 0 1 0 0 0 0 8 0 0 1 0 1 0 0 1 3 0 1 0 0 0 1 0 2 2 0 1 1 0 0 1 0 3 2 1 0 0 0 0 0 1 4 1 1 0 1 0 0 0 1 5 1 1 1 0 0 0 0 0 6 0 1 1 1 0 0 0 0 7 0

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11. Solução :

MOORE MEALY 12. Definição : Entrada = X, Saídas = /YZ

0

1

S0/0

0

1

1 0

1

S1/0

S2/0

S3/1

0

0/0

1/0

S0

0/0

1/0 0/0S1

S2

c) Equações de Estados – Moore Estados S0 = (S0 + S2) x’; S1 = (S0 + S1 + S3) x; S2 = (S1 + S3) x’; S3 = S2 x. Saída Y = S3. d) Equações de Estados – Mealy Estados S0 = (S0 + S2) x’; S1 = (S0 + S1 + S2) x; S2 = S1 x’; S3 = S2 x. Saída Y = S2 x.

1/1

S0

1/01 0/11

1/00

Equações de Estados S0 = S3 X + S0 X’ S1 = S0 X + S2 X S2 = S1 X + S2 X S3 = S1 X’ + S3 X’ Equações de Saídas - Mealy Y = S2 X’ + S3 X’ Z = S1 X + S2 X + S3 X’

0/11

1/00

0/10

0/00

1/01

S1

S2 S3

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13. Definição : Entrada = X, Saídas = /YZ

S0

Y/A’B Z/AB

X/A’B’

Equações de Estados S0 = S3 Z + S0X’ S1 = S0 X + S2Z’ + S1Z’Y’ S2 = S1 Y + S2 Z S3 = S1 Z + S3 Z’ Equações de Saídas - Mealy A = S2 Z’ + (S1 + S3)Z B = (S1 + S2 ) Z + S3 Z’

Z’/AB

Z/A’B’

Z’/AB’

X’/A’B’

Z/A’B

S1

S2 S3