Microelectrónica (ME)LEEC (opção)

Lic. Engª. AeroEspacial (Aviónica)

Microelectrónica (ME)LEEC (opção)

Lic. Engª. AeroEspacial (Aviónica)

Corpo docente:

– Marcelino Santos (marcelino.santos@ist.utl.pt) 2004/05

Processo CMOS – Passos de fabricação

1 – Preparação da wafer

Processo CMOS – Passos de fabricação

•Num processo de fabrico com poço N, a wafer deve estar dopada com impurezas do tipo P. •A wafer tem um diâmetro típico entre 75 mm e 300 mm e uma espessura inferior a 1 mm (tipicamente entre 500 µm e 800 µm)•Pode ser realizado um crescimento epitaxial P- (2 µm, menos dopado, > pureza, < risco de latch-up)

P+ -type wafer

p-epitaxia l layer D iam eter = 75 to 230m m

< 1m m

300 mm

2 – Formação do poço N

Processo CMOS – Passos de fabricação

•A primeira máscara utilizada é a que define os poços N.•Os poços N podem ser realizados por difusão ou implantação ionica (preferível por ter menor difusão lateral). •O poço é bastante profundo: 30000 Å

p-type ep itaxia l layer

n-w ell

Latera ld iffusion

Physica l structure cross section M ask (top view )n-w ell m ask

3 – Definição da área activa

Processo CMOS – Passos de fabricação

•Área onde se realizam os transístores (porta, fonte e dreno) e outras difusões (polarização de substrato e aneis de guarda).•É a área que receberá oxido fino•É protegida com SiO2 (≈ 200 Å) e Si3N4 (≈ 2500 Å)

n-w ell

S ilicon N itrideS tress-re lie f oxide

p-type

Active m ask

4 – Isolamento entre dispositivos

Processo CMOS – Passos de fabricação

• Formam-se transístores MOS parasita entre os projectados:• As fontes e drenos são difusões definidas no layout• As portas são as interligações em poly e metal• É necessário que a tensão Vth correspondente seja maior do que a dos transístores projectados, o que se consegue:

p-substra te (bu lk)

n+ n+

Parasitic FO X device

n+ n+

• Aumentanado a concentração de impurezas (channel-stop) entre difusões onde não se pretende a formação de canais• Aumentando a espessura do FOX.

FOX

4 – Isolamento entre dispositivos (channel-stop)

Processo CMOS – Passos de fabricação

n-w ell

p-type

channel stop m ask = ~(n-w ell m ask)

res it

Im plan t (Boron)

p+ channe l-stop im plant

• O Si3N4 (sobre o subs. N) e o photoresist (sobre o poço N) servem de máscara para uma implantação iónica

4 – Isolamento entre dispositivos (LOCOS)

Processo CMOS – Passos de fabricação

• Crescimento de oxido grosso - Local oxidation of silicon (LOCOS):

• O photoresist é removido• O Si3N4 e o SiO2 actuam como máscaras• Faz-se o crecimento do óxido (1000 ºC + H2O ou 1200 ºC + O)• O crescimento faz-se em todas as direcções resultando numa área activa menor do que a inicialmente mascarada

n-well

p-type

F ie ld oxide (FO X)patterned active area

active area afte r LO C O S

5 – Crescimento do óxido fino

Processo CMOS – Passos de fabricação

• O Si3N4 e o SiO2 que está sob o mesmo, que anteriormente actuam como máscaras, são removidos• É ajustada a concentração de impurezas na parte superficial do substrato, na área activa, para ajustar Vth• Faz-se crescer uma camada de óxido de espessura

tox = 20 a 100 Å

n-w ell

p -type

n-w ell

p -type

tox toxG ate oxide

É um dos passos mais críticos do

processo de fabrico !

4 átomos

6 – POLY

Processo CMOS – Passos de fabricação

• É depositada uma camada de silício policristalino (poly) sobre toda a wafer (espessura da poly: 1500-3000 Å)• O silício policristalino é selectivamente removido num processo litográfico (o mais crítico do processo)• A poly pode ser dopada (N+) enquanto é depositada para diminuir a sua resistividade

n-w ell

p-type

Po lys ilicon gatePolys ilicon m ask

n-well

p-type

p+ implant (boron)p+ mask

Photoresist

7 – Difusão P

Processo CMOS – Passos de fabricação

• As áreas a receber difusão são selecionadas litograficamente• Um feixe de iões de boro cria as regiões de difusão P+ (implantação iónica)• Na formação de transístores, a poly serve de máscara à implantação do dreno e fonte:

• Auto-alinhamento (self-aligned process) entre a porta e o dreno e fonte dos transístores MOS• A poly dos transístores P recebe impurezas P sobre as N que recebeu durante a deposição. O tipo final da poly depende da dopagem dominate.

8 – Difusão N

Processo CMOS – Passos de fabricação

• As áreas a receber difusão são selecionadas litograficamente• Um feixe de iões cria as regiões de difusão N+ (implantação iónica)• Auto-alinhamento entre a porta e o dreno e fonte dos transístores MOS• A poly recebe impurezas adicionais do tipo N

n-w ell

p-type

n+ im plant (arsenic or phosphorous)n+ m ask

Photores ist

9 – Annealing

Processo CMOS – Passos de fabricação

• Após as implantações, efectua-se um ciclo de thermal annealing

• estrutura cristalina é restabelecida (após o dano provocado pela implantação iónica) e as impurezas difundem-se pelo substrato

• Após esta fase a temperatura deve ser mantida baixa para não alterar de forma significativa a distribuição de impurezas

n-w ell

p-typen+ p+

10 – Contactos

Processo CMOS – Passos de fabricação

• A superfície da wafer é coberta com SiO2 por CVD ( ≈ 1µm, a baixa temperatura)• Usando o processo litográfico são abertos no SiO2 os contactos aos níveis condutores inferiores (poly ou difusão)

n-w ell

p -typen+ p+

C ontact m ask

11 – Metal 1

Processo CMOS – Passos de fabricação

• A superfície da wafer é coberta com metal (≈ 5000 Å)• O metal é selectivamente removido num processo litográfico

n-w ell

p -typen+ p+

m etal 1 m askm eta l 1

12 – Metal 2

Processo CMOS – Passos de fabricação

• A superfície da wafer é novamente coberta com SiO2 por CVD (a baixa temperatura, espessura ≈ 1µm)• Usando o processo litográfico são abertos no SiO2 os contactos ao metal 1 (vias)• A superfície da wafer é coberta com metal (2)• O metal 2 é selectivamente removido num processo litográfico

n-w ell

p-typen+ p+

V ia m eta l 1m eta l 2

13 – Passivação

Processo CMOS – Passos de fabricação

• É adicionada a protecção final dos CIs:• Uma camada de SiO2 seguida de uma camada de• Si3N4

• Usando o processo litográfico é removida a passivação das áreas onde se pretende possibilitar o contacto ao metal 2 (pads)

Processos CMOS actuais (Deep sub micron - DSM)

Processo CMOS – Passos de fabricação

• Isolamento entre dispositivos mais profundo• Extensões da fonte e do dreno (LDD – lightly doped drain para reduzir hot-electron effects)• Auto-alinhamento com espaçadores

• Níveis adicionais mais frequentes:• Vários níveis de metalização (actualmente, ate 8)• Metalização em cobre• Poly II (condensadores)

Concentrações: convenção

Processo CMOS – Passos de fabricação

• Nos cortes transversais utilizam-se as letras N e P (ou n e p) para indicar o tipo de impurezas presentes no silício

• Opcionalmente, os sinais “+” e “-” indicam se a concentração de impurezas é elevada ou baixa respectivamente

Processo CMOS DSM – Passos de fabricação

Isolamento entre poços

Silicon Substrate P+

Silicon Epi Layer P-

Silicon Nitride

Photoresist

•A máscara de photoresist é aplicada sobre uma camada de Si3N4(~2500 Å sobre uma de SiO2 de ~200 Å )•O Si3N4 vai servir posteriormente de limitador ao polimento do óxido isolador

Processo CMOS DSM – Passos de fabricação

Isolamento entre poços

•É feita a remoção do Si3N4 e são abertas áreas na camada epitaxialpara deposição do SiO2

Silicon Substrate P+

Silicon Epi Layer P-

Silicon Nitride

Photoresist

Transistor Active Areas

Processo CMOS DSM – Passos de fabricação

Isolamento entre poços

•É feita a remoção do photoresist•É depositado SiO2 por CVD

Silicon Substrate P+

Silicon Epi Layer P-

Silicon Nitride

Future PMOS Transistor

Silicon Dioxide

Future NMOS Transistor

isolamento

Processo CMOS DSM – Passos de fabricação

Isolamento entre poços

•O SiO2 acima do Si3N4 é removido

Silicon Substrate P+

Silicon Epi Layer P-

Silicon Nitride

Future PMOS Transistor Future NMOS Transistor

isolamento

Processo CMOS DSM – Passos de fabricação

Isolamento entre poços

•O Si3N4 é removido

Silicon Substrate P+

Silicon Epi Layer P-

Future PMOS Transistor Future NMOS Transistor

Processo CMOS DSM – Passos de fabricação

Implantação dos poços

•Usando um processo litográfico é feita a implantação de impurezas para formação dos poços

Silicon Substrate P+

Silicon Epi Layer P-

N- Well P- Well

Processo CMOS DSM – Passos de fabricação

Implantação dos poços

•Um ciclo rápido de thermal annealing refaz a estrutura cristalina danificada pela implantação e difunde mais as impurezas.

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

Processo CMOS DSM – Passos de fabricação

Preparação do substrato para receber óxido fino

•A superfície é sujeita a uma oxidação ligeira (~250Å) a fim de eliminar irregularidades•Este SiO2 é seguidamente removido

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

Sacrificial Oxide

Processo CMOS DSM – Passos de fabricação

Óxido fino

•Faz-se crescer uma camada muito fina de óxido de silício que ficará debaixo das portas dos transístores (20-100Å)

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

Gate Oxide

Processo CMOS DSM – Passos de fabricação

POLY

• É depositada uma camada de silício policristalino (poly) sobre toda a wafer (espessura da poly: 1500-3000 Å)• O silício policristalino é selectivamente removido num processo litográfico (o mais crítico do processo)

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

Processo CMOS DSM – Passos de fabricação

Interface POLY – Si3N4

• Faz-se crescer uma camada de óxido sobre silício policristalino (poly) que serve de interface com o Si3N4 que será depositado posteriormente

Gate Oxide

Poly Gate Electrode

Poly Re-oxidation

Silicon Substrate P+

P- WellN- Well

Processo CMOS DSM – Passos de fabricação

Tip implant para transístores NMOS

• A formação do dreno e fonte dos transístores NMOS faz-se com uma leve implantação iónica a fim de reduzir os hot electron effects.

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

Photoresist

Arsenic (-) Ions

N Tip

Processo CMOS DSM – Passos de fabricação

Tip implant para transístores PMOS

• A formação do dreno e fonte dos transístores PMOS faz-se com uma leve implantação iónica a fim de reduzir os hot electron effects.

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

Photoresist

BF2 (+) Ions

N TipP Tip

Processo CMOS DSM – Passos de fabricação

Formação de espaçadores (spacers)

• É depositada (CVD) uma camada Si3N4 (1200-1800Å) que após o processo litográfico seguinte será usada como máscara para a formação dos drenos e das fontes.

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

Silicon NitrideN TipP Tip

P Tip

Processo CMOS DSM – Passos de fabricação

Formação de espaçadores (spacers)

• O Si3N4 em superfícies horizontais é removido.

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

Spacer Sidewall

N TipP Tip

P Tip

Processo CMOS DSM – Passos de fabricação

Tip implant para transístores NMOS

• A formação do dreno e fonte dos transístores NMOS completa-se com uma implantação iónica mascarada pelo photoresist (sobre as áreas P+), pelos espaçadores e pelas portas dos transítores NMOS.

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

Photoresist

Arsenic (-) Ions

N TipN+ Drain N+ Source

Processo CMOS DSM – Passos de fabricação

Tip implant para transístores PMOS

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

Photoresist

BF2 (+) Ions

N TipP Tip

• A formação do dreno e fonte dos transístores PMOS completa-se com uma implantação iónica mascarada pelo photoresist (sobre as áreas N+), pelos espaçadores e pelas portas dos transítores PMOS.

P+ SourceP+ Drain N+ Drain N+ Source

Processo CMOS DSM – Passos de fabricação

Thermal annealing

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

Photoresist

N TipP Tip

• É removido o photoresit e é feito um ciclo rápido de thermalannealing• Os dispositivos estão realizados. Passa-se à fase de interligações

P+ SourceP+ Drain N+ Drain N+ Source

Processo CMOS DSM – Passos de fabricação

Inversor visto de cima antes das metalizações

Trench Oxide Polysilicon

Corte

N- WellP- Well

N+ Source/DrainP+ Source/Drain

Spacer

Processo CMOS DSM – Passos de fabricação

Remoção do óxido

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

N+ DrainP+ Drain P+ Source N+ Source

• O SiO2 sobre as difusões é removido através de uma exposição rápida a ácido fluorídrico (HF) • As difusões ficam expostas e disponíveis para realizar contactos

Processo CMOS DSM – Passos de fabricação

Depósito de titânio

• Usando sputtering, é depositada uma camada fina de titânio (200-400Å) que (após transformado em siliceto de titânio) se destina a diminuir a resistência das difusões e melhorar o contacto às mesmas

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

N+ Drain N+ SourceP+ Drain P+ Source

Processo CMOS DSM – Passos de fabricação

Formação de siliceto de titânio

• A exposição rápida a 800 ºC e azoto permite que o titânio em contacto com o silício forme siliceto de titânio (TiSi2)• O Ti que não está em contacto com Si permanece inalterado• Este processo denomina-se “siliceto de titânio auto-alinhado”

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

N+ DrainP+ Drain P+ Source

Titanium SilicideUnreacted Titanium

Self-Aligned Silicide

Processo CMOS DSM – Passos de fabricação

Remoção do titânio

• O titânio que não reagiu com o silício é removido (NH4OH + H2O2)

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

N+ Drain N+ SourceP+ Drain P+ Source

Titanium Silicide

Processo CMOS DSM – Passos de fabricação

1º nível de isolamento

• Por CVD é depositado aproximadamente 1 µm de óxido de silício ligeiramente dopado com fósforo e boro (BPSG)• O BPSG é polido por forma a que

•os próximos passos litográficos não tenham problemas de focagem e •o primeiro nível de metalização não sofra de step coverage

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

N+ Drain N+ SourceP+ Drain P+ Source

BPSG

Processo CMOS DSM – Passos de fabricação

Nitreto de titânio

• Usando sputtering, é depositada uma camada fina de nitreto detitânio (≈ 200 Å) que se destina a permitir que a subsequente deposição de tungsténio adira à wafer

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

N+ Drain N+ SourceP+ Drain P+ Source

BPSG

Titanium Nitride

Processo CMOS DSM – Passos de fabricação

Tungsténio

• Usando CVD, é depositada uma camada de tungsténio que preenche os buracos abertos no BPSG• A espessura da deposição de tungsténio tem que ser pelo menos o dobro da largura dos contactos

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

N+ Drain N+ SourceP+ Drain P+ Source

BPSG

Tungsten

Processo CMOS DSM – Passos de fabricação

Remoção do tungsténio da superfície

• É efectuado um polimento da superfície da wafer que remove todo o tungsténio que não se encontra introduzido nos contactos

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

N+ Drain N+ SourceP+ Drain P+ Source

BPSG W Contact Plug

Processo CMOS DSM – Passos de fabricação

Deposição do primeiro nível de metal

• Cada nível de metal é uma sandwich de diferentes camadas• A deposição é feita por sputtering

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

N+ Drain N+ SourceP+ Drain P+ Source

BPSG W Contact Plug

Metal1

Ti (200Å) - electromigration shuntTiN (500Å) - diffusion barrier

Al-Cu (5000Å) - main conductor

TiN (500Å) - antireflective coating

Processo CMOS DSM – Passos de fabricação

Vias e níveis de metal adicionais• Cada nível condutor e de óxido subsequentemente depositado é sujeito a um processo litográfico

Silicon Substrate P+

Silicon Epi Layer P-P- WellN- Well

N+ Drain N+ SourceP+ Drain P+ Source

BPSG W Contact Plug

Metal1

IMD1 W Via Plug

Passivation

Bond Pad

Poly Gate

Gate Oxide

Silicide Spacer

Metal2