7/26/2019 Andrei InversorMOS

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PROJETO DE INVERSOR MOS USANDO TECNOLOGIA IBM180NMAndrei Carvalho Ribeiro

Acadmico de Engenharia Eltrica na UFPIMatrcula: 201265795

E-mail: and.car.rib@hotmail.com

Resumo Este trabalho apresenta os resultados ediscurses acerca da atividade avaliativa da disciplina deProjeto de Circuitos Integrados Analgicos, cujo intuitoera desenvolver e verificar o funcionamento de inversores

com especificaes diferentes, mas com layout defabricao empregando a tecnologia IBM180nm emambiente Cadence Vir tuoso.

Palavras-chaveCadence, Inversor, IMB180nm.

NOMENCLATURA [5]

CI Circuito IntegradoMOS Metal-Oxide-SemiconductorID Corrente dreno-fonte Mobilidade de superfcieL Comprimento do Canal do TransistorW Largura do Canal do TransistorVearly Tenso de early Coeficiente de TranscondutnciaVth Tenso de limiar de conduo do transistorVbs Tenso entre os terminais substrato e fonte do transistorVgs Tenso entre os terminais porta e fonte do transistorVds Tenso entre os terminais dreno e fonte do transistorT Perodotrise,Wrise Tempo e Largura na subidatdown, Wdown Tempo e Largura na descida

I.

INTRODUO TERICAExistem, hoje, diversas solues para a produo de CIs,

como TTL, ECL, CMOS. Os MOS apresentam vantagens edesvantagens quando comparados aos transistores bipolaresconvencionais, e a escolha de uma ou outra famlia determinada pela anlise de suas caractersticas em funo daaplicao especfica desejada.

Os transistores bipolares so preferidos quando o fatordeterminante a velocidade de operao. No entanto,considerando o custo e/ou a dissipao de potncia, os MOSlevam uma ntida vantagem. Os processos de fabricao dosMOS so, em comparao com outros elementos, maissimples e permitem a formao de um maior nmero decomponentes por rea, reduzindo os custos por funo. AFigura 1 ilustra esse confronto de tecnologias (os retngulosso representaes meramente qualitativas e no guardamentre si propores reais) [1].

Fig. 1 - Confronto de caractersticas entre as famlias TTL, MOS eCMOS [1]

A tecnologia CMOS, como leva a induzir por seu nome, caracterizada pela utilizao de um NMOS e um PMOSsimultaneamente no circuito. Os transistores MOS soregidos, de forma simplificada, pela equao a seguir [3]:

Um dos circuitos MOS complementares mais importantes o inversor CMOS mostrado na Figura 2. Observe que otransistor superior um dispositivo de canal pe o inferior um dispositivo de canal n. Esse circuito anlogo aoamplificador bipolar push-pull de classe B. Quando umdispositivo est ligado, o outro est desligado, e vice-versa [2].

Fig. 2 - Esquemtico do Inversor

A tenso de limiar Vm um importante parmetro a serdefinido no inversor durante o seu projeto, pois trata-se doponto onde a tenso de sada ser igual a entrada. Sua

definio delimita a regio de transio do sistema.

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Quando uma tenso equivalente a Vdd aplicada na tensoVin, a sada Vout levada a 0 V. Quando a entrada nula, asada levada a Vdd.

Pode-se chegar a uma expresso geral para Vm. Analisandoa Figura 2 e observando que a corrente que circula nostransistores a mesma, tem-se que Vgsp= V inVdde Vgsn=

Vinna Equao 1. Logo, Vmpode ser representado como:

II.

METODOLOGIA

O projeto em questo consistiu em desenvolver inversoresCMOS utilizando a tecnologia IBM 180 nm, ou CMOS7RF(CMRF7SF), com Vm= 0,9 V.

O trabalho foi inteiramente realizado atravs do softwareCadenceVirtuoso. Os dados e figuras apresentados ao longodesse trabalho foram coletados durante o desenvolvimento daprtica no ambiente Cadence.

Segundo a Equao 2, a tenso de limiar Vm do inversordepende, diretamente, da relao entre o coeficiente detranscondutncia dos transistores utilizados. Essesparmetros, por sua vez, dependem de parmetrosconstrutivos, como o comprimento (L) e a largura do canal(W) utilizados na fabricao do dispositivo, alm decaractersticas da tecnologia utilizada.

TABELA I

Parmetros obtidos para os transistores MOS emsimulao

Parmetros NMOS

180 nm

NMOS

1 m

PMOS

180 nm

PMOS

1 m

VTH[V] 466,6 m 409,6 m -390,4m

-415 m

[A/V] 2,014 m 1,575 m 420 316,4 Vearly 9,099 16,86 7,502 49,08

Fazendo uso da equao 2, e utilizando os dados da TabelaI, obteve-se a relao Wn:Wp 1:5. A partir dessa razoconstruiu-se dois inversores, o primeiro com Ln= 180 nm eWn= 220 nm e com Lp= 180 nm e Wp= 1,1 m, e o segundo

com Ln= 1 m e Wn= 1 m e com Lp= 1 m e Wp= 5 m.Com as dimenses construtivas definidas, montou-se oesquemtico do inversor com apresentado na Figura 3.

Fig. 3 - Montagem do inversor no Virtuoso

A prxima etapa foi a confeco do layoutpara o inversorcom largura de canal igual a 180nm e 1 m. Os resultados somostrados atravs da VIRTUOSO LAYOUT SUITE GXLEDITINGnas Figuras 4 e 5.

Fig. 4 - Layout do inversor com comprimento de canal L = 180 nm

Fig. 5Layout do inversor com comprimento de canal L = 1 m

evidente, visualmente nas Figuras 4 e 5, a proporo dosinversores projetados. Os layouts desenvolvidos foramtestados e aps apresentarem resultados satisfatrios tiveramsuas clulas copiadas. As novas clulas at ento idnticas santeriores, tiveram anexados a sua estrutura a influncia dasresistncias e capacitncias parasitas do sistema.

Com as quatro clulas criadas, criou-se uma quinta clulapara testbench. Conforme possvel visualizar na Figura 6.

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Figura 6 - Esquemtico para testes

Pelo testbench foi possvel comparar a sada de uminversor com o seu equivalente com os parasitas. A Tabela IIresume os parmetros utilizados no testbench. A partir dajanela Choosing Analyses, realizou-se uma simulao do tipo

trans.TABELA II

Parmetros utilizados no testbench

Vmax Vmin T trise tdown1,8 V 0 V 700 ps 50 ps 50 psWrise Wdown C0 C1 d

300 ps 300 ps 1 fF 1 fF 1,4 ns

A estrutura representada na Figura 6 como inversorrepresenta a clula sem os parasitas, enquanto inversor_avrepresenta a clula com os parasitas extrados. Dessa forma,verificou-se em cargas iguais a influncia dos parasitas paraclulas com as mesmas caractersticas construtivas.

III.

RESULTADOS EXPERIMENTAIS

Atravs do testbench, obteve-se para L = 180 nm e L = 1m, as Figuras 7 e 8, respectivamente. Ambas as curvas foramconfeccionadas atravs do MatLAB.

Observa-se que o inversor que faz uso de transistores commaior comprimento de canal apresenta variaes maisabruptas na sua sada. Essa resposta pode ser explicada pelascaractersticas parasitas RC do sistema. O inversor de maiorrea efetivamente envolvido com capacitncias parasitasmaiores, tendo em vista que assim que ocorre o incio de umestmulo transitrio, os elementos parasitas tendem a ser opor

mudana de polaridade.

Figura 7 - Resposta do inversor L = 180 nm sem perdas e com perdaspara Vin

Figura 8 - Resposta do inversor L = 1 m sem perdas e com perdaspara Vin

Ao se analisar o inversor como um sistema, pode-seatribuir o undershoot e o overshootexistentes s capacitnciasparasitas do sistema, a incluso de um controlador PD ou PIDao sistema, poderia minimizar esses efeitos se assim fosse

necessrio [4].Nas Figuras 7 e 8 tambm pode se observar um atraso de

Vout em relao a Vout-av proporcionado pelos elementosparasitas. Novamente, os efeitos so mais evidentes no projetoque apresenta dimenses maiores, tornando a escolha doinversor com L = 180 nm em si mais satisfatria

IV.

CONCLUSO

Em geral, a plataforma VIRTUOSO da CADENCEdemonstrou ser uma excelente ferramenta para projetar everificar o funcionamento de Circuitos Integrados.

Os resultados obtidos atravs da plataforma demonstraram

que o parmetro L primordial para a resposta do dispositivo.Com o aumento de L verificou-se variaes mais abruptas nasua sada durante as transies, efeito esse que indesejado.

A ferramenta tambm possibilitou a extrao de parmetrosparasitas, tornando possvel observar de forma evidente oatraso em dispositivos com dimenses maiores.

Em relao tenso de limiar, no se alcanou o valordesejado. Talvez as simplificaes feitas durante o projetono permitiram uma anlise to satisfatria do inversor MOS.Uma modelagem que inclua mais rigor, como por exemplo, oefeito de modulao de comprimento de canal possibilitasseuma tenso de limiar mais prxima do valor proposto emprojeto.

REFERNCIAS

[1]

JUNIOR. A. W. L.,Eletricidade e Eletrnica Bsica, 4ed., Alta Books Editora. 2013.

[2] A. M. e David J. Bates,Eletrnica, vol. 1, 7 ed., McGrawHill, 2008.

[3]

P. E. A. e Douglas R. Holberg, CMOS Analog CircuitDesign, 3a ed., Oxford University Press, Nova Delhi,India, 2012.

[4]

K. Ogata, Engenharia de Controle Moderno, 4a ed.,Pearson Prentice Hall, 2003.

[5] S. Jahn, MOS Field-Effect Transistor, http:

//qucs:source f orge:net=tech=node71:html, 05 2016.