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Capítulo 3 – Flip-Flops

Datapool Eletrônica

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CAPÍTULO 3

FLIP-FLOPS

INTRODUÇÃO

Os flip-flops são os componentes básicos de vários dispositivos, dentre os quais destacam-se asmemórias semicondutoras e os contadores.Os flip-flops podem ser classificados em dois tipos principais:

a) Flip-Flops Síncronos ou com "clock"b) Flip-Flops Assíncronos ou sem "clock"

Os flip-flops síncronos exigem, para seu perfeito funcionamento, um pulso de gatilhamentotambém chamado "clock", além das entradas normais. Deste modo, nos flip-flops síncronos asmudanças só ocorrerão durante o pulso de sincronização, ou clock. Já nos flip-flops assíncronos,as transições ocorrem após ter sido completadas mudanças nas entradas normais, sem haver anecessidade de pulsos de sincronização.De acordo com o funcionamento de suas entradas existem diversos tipos de flip-flops, sendo osmais comuns: S-R, T, D e JK, cujas características de funcionamento passamos a descrever.

FLIP-FLOP S-R

Este é o mais simples dispositivo de memória, também chamado de "Flip-Flop Set Reset".A figura 1 mostra o diagrama em blocos e a tabela verdade do flip-flop S-R.

Figura 1 - Flip-Flop S-R - a) Símbolo - b) Tabela de Funcionamento - c) Tabela Resumida

A leitura da tabela se faz do seguinte modo:

"-" significa não deve ocorrer ou não interessa.QT é a saída Q existente no instante (T) de aplicação das entradas S e R.QT+1 é a saída Q após a aplicação das entradas S e R.

Da tabela da figura 1 pode-se observar que quando S = 1 e R = Ø a saída Q vai para 1; quandoS = Ø e R = 1, a saída Q vai para Ø; quando R = S = Ø, Q mantém o estado anterior e quandoS = R = 1 a saída será indeterminada.



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O flip-flop em sua versão mais simples é muitas vezes chamado de LATCH, e pode serimplementado com gates NÃO-OU ou com gates NÃO-E, como mostra a figura 2.

Figura 2 - Flip-Flop S-R - a) Símbolo - b) Implementação com gates NÃO-OU -c) Implementação com gates NÃO-E - d) Formas de onda

Como pode ser observado, os flip-flops vistos são assíncronos, isto é, são diretamente operadospelas entradas S e R; porém, estes dispositivos podem ser implementados com uma linha desincronização em clock. Na figura 3 é mostrado este circuito.

Figura 3 - Flip-Flop S-R Síncrono - a) Símbolo - b) Implementação com gates NÃO-E - c)Tabela de Funcionamento

Na tabela da figura 3c notar que quando o clock está em 1 o flip-flop funciona normalmente, equando está em Ø não ocorre mudanças na saída.A figura 4 mostra as formas de onda de funcionamento do flip-flop S-R síncrono.



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Figura 4 - Formas de onda de funcionamento de um Flip-Flop S-R Síncrono

FLIP-FLOP T

O Flip-Flop T (Toggle) ou Complementar tem sua tabela de funcionamento mostrada na figura 5.

Figura 5 - Flip-Flop T - a) Símbolo - b) Tabela de Funcionamento - c) Tabela Resumida

O Flip-Flop T não é disponível comercialmente, podendo no entanto ser construído a partir deoutros.

FLIP-FLOP D

O Flip-Flop D é quase sempre gatilhável (síncrono), isto é, vem sempre associado com umaentrada de clock, às vezes denominada ENABLE. A figura 6 mostra a sua tabela defuncionamento.

Figura 6 - Flip-Flop D - a) Saída - b) Tabela de Funcionamento - c) Tabela Resumida



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Da figura 6b vemos que a saída Q acompanha a entrada D, desde que o clock esteja em 1. Como clock em Ø não há mudança de saída.

FLIP-FLOP JK

Este é o mais versátil dos flip-flops, não possuindo condições de entradas inválidas (como o S-Rpara S = R = 1).

Figura 7 - Flip-Flop J-K - a) Símbolo - b) Tabela de Funcionamento - c) Tabela Resumida

Com o flip-flop J-K podemos construir outros tipos de flip-flops, como mostra a figura 8.

Figura 8 - Uso do Flip-Flop J-K na construção de outros - a) Construção do FF S-R - b)Construção do FF T - c) Construção do FF D

TIPOS DE GATILHAMENTO DOS FLIP-FLOPS

Quanto ao tipo de gatilhamento, os flip-flops se dividem em:

1. Gatilhável por nível (Level-Triggered)2. Gatilhável por rampa (Edge-Triggered)

Os flip-flops gatilháveis por nível executam uma ação se a linha de clock estiver no nível 1 (ou Øalgumas vezes).Deste modo, "em um dispositivo gatilhável por nível as entradas de dados não devem sermudadas, exceto após o término do estado ativo do clock."Os flip-flops gatilháveis por edge podem ser de 2 tipos:

1. Edge Positivo2. Edge Negativo



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Os gatilháveis por Edge Positivo fazem a transferência de informação, da entrada para a saída,na subida do pulso de clock (edge positivo).Os gatilháveis por Edge Negativo fazem esta transferência na descida do pulso de clock (edgenegativo).

A figura 9 mostra os tipos de Edge:

Figura 9 - Tipos de Edge - a) Edge Positivo no início do clock "Leading Edge" - b) EdgePositivo no fim do clock "Trailing Edge" - c) Edge Negativo no fim do clock "Trailing Edge"

- d) Edge Negativo no início do clock "Leading Edge"

Pode-se estabelecer que:

"Basicamente um dispositivo gatilhável por Edge pode ter seus dados de entradamudados em qualquer instante, exceto durante o Edge."

A figura 10 mostra as simbologias mais usuais da conexão do clock.

Figura 10 - Simbologias das conexões do clock



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FLIP-FLOPS GATILHÁVEIS DO TIPO MESTRE-ESCRAVO

Estes flip-flops são classificados como gatilháveis por nível.Basicamente, estes dispositivos são compostos de dois flip-flops, sendo um chamado Mestre e ooutro chamado Escravo.A fim de executar uma transferência correta de informação, da entrada para a saída, este flip-flopexige que o clock execute uma transição completa, isto é, saia do nível Ø, vá para o nível 1,permaneça um certo tempo e volte para o nível Ø.Deste modo, as entradas não devem mudar durante o ciclo de clock.A figura 11 mostra um circuito e as fases de funcionamento do flip-flop Mestre-Escravo.

Figura 11 - Flip-Flop Mestre-Escravo : Fases do Gatilhamento e Circuito de um FF Mestre-Escravo SR

A figura 12 mostra as formas de onda do circuito mostrado na figura 11.

ESCRAVO



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Figura 12 - Formas de onda do FF Mestre-Escravo SR

FLIP-FLOP MESTRE-ESCRAVO COM DATA LOCK-OUT

Este flip-flop difere do Mestre-Escravo normal apenas pelo fato dos dados serem guardados nomestre no Edge positivo e transferidos para a saída no Edge negativo do pulso do clock. Destemodo, neste flip-flop pode haver mudança nas entradas durante o nível positivo do clock, pois ainformação da entrada já foi armazenada no mestre no edge positivo do clock.A figura 13 mostra as formas de onda FF Mestre-Escravo normal e do FF Mestre-Escravo comData Lock-Out (74111).

Figura 13 - Formas de onda de comparação entre os Flip-Flops Mestre-Escravo Normal ecom Data Lock-Out



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PARÂMETROS IMPORTANTES DOS FLIP-FLOPS

a) TEMPO DE SETAMENTO -tSET-UP

Este é o tempo mínimo que o sinal deve estar presente nas entradas, antes da ocorrência dopulso de gatilhamento. A figura 14 mostra tal fato:

Figura 14 - TSET-UP (tempo de setamento)

b) TEMPO DE MANUTENÇÃO - tHOLD

Este é o tempo que o sinal deve permanecer nas entradas após a ocorrência do pulso degatilhamento. A figura 15 mostra tal fato:

Figura 15 - THOLD (tempo de Manutenção)

c) FREQÜÊNCIA MÁXIMA – fmáx

É a maior freqüência dos pulsos de clock que pode ser aplicado ao dispositivo, mantendo umchaveamento confiável.

OBJETIVO

Através da utilização da placa de experiências ED03, serão observadas, experimentalmente,algumas das características dos principais tipos de flip-flops .

MATERIAL NECESSÁRIO

Placa de experiências ED-03;Módulo Universal 2000.

PROCEDIMENTO

Todas as experiências relatadas neste capítulo estão prontas na placa ED03. Para selecionar aexperiência a ser executada, deve-se colocar as chaves H, I e J nas seguintes posições:



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Experiência Chave H Chave I Chave J Descrição

1 Ø Ø Ø Flip-Flop JK Mestre-Escravo2 Ø Ø 1 Flip-Flop Tipo D3 Ø 1 Ø Flip-Flop Tipo D utilizando entradas

Preset e Clear4 Ø 1 1 Observação do tSET-UP5 1 Ø Ø Introdução de atraso na linha de clock

Figura 16 - Tabela de descrição das experiências

EXPERIÊNCIA 1 : FLIP-FLOP JK MESTRE-ESCRAVO

1. Desligar o Módulo Universal 2000;2. Colocar a chave TTL/CMOS na posição TTL;3. Encaixar a placa de experiências ED03 no SLOT H do Módulo Universal 2000;4. Ligar o Módulo Universal;5. Colocar as chaves H, I e J na posição Ø;6. O circuito a ser verificado será o da figura 17:

Figura 17 - Flip-Flop JK Mestre-Escravo 74LS76

A chave TTL/CMOS deve estar na posição TTL, caso contrário a placa deexperiências poderá ser danificada.

74LS76

Preset

Clear

ck

J

K

A

B

C

Q

Q

+5V

+5V

L0

L1

1

2

4

3

14

15

16



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7. Completar a tabela da figura 18.

ENTRADAS SAÍDAS

J K Clock Q QA B C LØ L1Ø Ø ØØ Ø 1Ø Ø Ø1 Ø Ø1 Ø 11 Ø ØØ 1 ØØ 1 1Ø 1 Ø1 1 Ø1 1 11 1 Ø

Figura 18 - Tabela de Funcionamento do flip-flop 74LS76

8. Conclusão:

Nesta experiência, pode-se observar o funcionamento do flip-flop mestre escravo ea necessidade da aplicação de um pulso completo de clock para que odispositivo atue corretamente.

EXPERIÊNCIA 2 : FLIP-FLOP TIPO D

1. Desligar o Módulo Universal 2000;2. Colocar a chave TTL/CMOS na posição TTL;3. Encaixar a placa de experiências ED03 no SLOT H do Módulo Universal 2000;4. Ligar o Módulo Universal;5. Colocar as chaves H e I na posição Ø e a chave J na posição 1;6. O circuito a ser verificado será o da figura 19:




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Figura 19 - Flip-Flop D Edge Triggered 74LS74


ENTRADAS SAÍDASØ Clock Q QA C LØ L1Ø Ø

D = Ø Ø 1Clock Ø → 1 Ø Ø

1 ØD = 1 1 1Clock Ø → 1 1 ØClock = 1 1 1

Ø 1D 1 → Ø 1 1 Ø → 1 Ø 1

Figura 20 - Tabela de Funcionamento do FF D 74LS74

8. Conclusão:

Observar que a transferência de informação da entrada D para a saída se faz nasubida do clock, e que as entradas podem mudar de estado durante a permanênciado clock em 1 ou Ø, sem alteração da saída.

74LS74

Preset

Clear

ck

DA

C

Q

Q

+5V

+5V

L0

L1

3

4

2

1

6

5



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EXPERIÊNCIA 3 : FLIP-FLOP D UTILIZANDO ENTRADAS PRESET E CLEAR

1. Desligar o Módulo Universal 2000;2. Colocar a chave TTL/CMOS na posição TTL;3. Encaixar a placa de experiências ED03 no SLOT H do Módulo Universal 2000;4. Ligar o Módulo Universal;5. Colocar as chaves H e J na posição Ø e a chave I na posição 1;6. O circuito a ser verificado será o da figura 21:

Figura 21 - Circuito para teste do Preset e do Clear


ENTRADAS SAÍDASPreset Clear Clock D Q Q

A B C D LØ L11 1 Ø Ø1 1 1 Ø1 1 Ø Ø

Atuação do Preset Ø 1 Ø ØØ 1 1 Ø1 1 Ø Ø1 Ø Ø Ø

Atuação do Clear 1 Ø Ø 11 Ø 1 1

Atuação do Preset e Ø Ø 1 1do Clear simultâneos Ø Ø Ø Ø

Figura 22 - Tabela de Funcionamento do Preset e do Clear


74LS74

Preset

Clear

ck

D

A

C

Q

Q

L0

L1

4

2

1

6

5D

B

3



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8. Conclusão:

Pode ser notado, pela tabela de funcionamento, que um Ø na linha do Preset faz asaída Q ir para o nível 1 ("preseta" a saída), e um Ø na linha clear faz a saída Q irpara Ø ("limpa" a saída). Ainda, deve ser observado que as linhas Preset e Cleartêm prioridade sobre as outras linhas de entrada (no caso, sobre as linhas D eclock). Pela informação das últimas duas linhas da tabela, vê-se que a atuação dePreset e do Clear, simultaneamente, faz com que a saída Q e Q fiquem em nível 1,perdendo assim a característica de serem complementares.

EXPERIÊNCIA 4 : OBSERVAÇÃO DO tSET-UP

1. Desligar o Módulo Universal 2000;2. Colocar a chave TTL/CMOS na posição TTL;3. Encaixar a placa de experiências ED03 no SLOT H do Módulo Universal 2000;4. Ligar o Módulo Universal;5. Colocar a chave H na posição Ø e as chaves I e J na posição 1;6. O circuito a ser verificado será o da figura 23:

Figura 23 - Circuito para teste do tSET-UP

7. Completar a tabela da figura 24:


74LS74

Preset

Clear

ck

D

C

Q

Q

L0

L1

4

2

1

6

5

B

3

+5V



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ENTRADAS SAÍDAS

D = ck Clear Q QC B LØ L1Ø ØØ 11 1

Figura 24 - Tabela de funcionamento do Circuito da Figura 23

8. Conclusão:

Quando a chave C vai de Ø para 1 a saída deveria mudar de Ø para 1, pois aentrada D está com 1 e houve um edge positivo no clock. Isto não ocorre devido aoset-up-time, pois a informação nas linhas de entrada devem estar disponíveis umtempo antes do aparecimento do edge positivo do clock, tempo este chamado detSET-UP (setamento).

EXPERIÊNCIA 5 : INTRODUÇÃO DE ATRASO NA LINHA DE CLOCK

1. Desligar o Módulo Universal 2000;2. Colocar a chave TTL/CMOS na posição TTL;3. Encaixar a placa de experiências ED03 no SLOT H do Módulo Universal 2000;4. Ligar o Módulo Universal;5. Colocar a chave H na posição 1 e as chaves I e J na posição Ø;6. O circuito a ser verificado será o da figura 25:

Figura 25 - Circuito com Introdução de um atraso na linha do Clock

Este circuito fornece um atraso entre o dado e o clock. Caso o uso de 4 inversores nãofor suficiente, deve-se aumentar o número de inversores para obter um atraso maior.Este atraso pode variar, dependo do fabricante.


L0

L1

74LS74

Preset

Clear

ck

D Q

Q

42

1

6

5

B

3

+5V

74LS0474LS0474LS0474LS04

1 2 3 4 5 6 89

A



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ENTRADAS SAÍDAS

D = ck Clear Q QA B LØ L1Ø ØØ 11 1

Figura 26 - Tabela de Funcionamento do Circuito da Figura 25

8. Conclusão:

Com a modificação introduzida, o atraso de tempo dos gates inversores promovemo tSET-UP. Deste modo, o dispositivo funcionou corretamente. A figura 27 mostra asformas de onda do ocorrido.

Figura 27 - Formas de Onda do Circuito da figura 25

EXERCÍCIOS

a) Com um flip-flop J-K pode-se construir um flip-flop D.

1. Certo.

2. Errado.

b) As linhas de Preset e de Clear prevalecem sobre as outras linhas deentrada.

1. Certo.

2. Errado.



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c) Em um flip-flop Mestre-Escravo o funcionamento correto exige que oclock:

1. Tenha um Edge negativo.

2. Tenha um Edge positivo.

3. Saia do nível Ø, vá para 1, permaneça um tempomínimo 1 e volte para Ø.

d) O tempo set-up em um flip-flop D exige que:

1. A entrada D esteja presente após o clock.

2. A entrada D esteja presente antes do clock.

3. A entrada D e o clock devam ocorrer simultaneamente.



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CAPÍTULO 3 : FLIP-FLOPS.................................................................................1INTRODUÇÃO............................................................................................................... 1

FLIP-FLOP S-R .......................................................................................................... 1FLIP-FLOP T .............................................................................................................. 3FLIP-FLOP D.............................................................................................................. 3FLIP-FLOP JK ............................................................................................................ 4TIPOS DE GATILHAMENTO DOS FLIP-FLOPS ....................................................... 4FLIP-FLOPS GATILHÁVEIS DO TIPO MESTRE-ESCRAVO.................................... 6FLIP-FLOP MESTRE-ESCRAVO COM DATA LOCK-OUT ....................................... 7PARÂMETROS IMPORTANTES DOS FLIP-FLOPS ................................................. 8

a) TEMPO DE SETAMENTO -tSET-UP .................................................................................8b) TEMPO DE MANUTENÇÃO - tHOLD ...............................................................................8c) FREQÜÊNCIA MÁXIMA – fmáx .......................................................................................8

OBJETIVO..................................................................................................................... 8MATERIAL NECESSÁRIO............................................................................................ 8PROCEDIMENTO.......................................................................................................... 8EXPERIÊNCIA 1 : FLIP-FLOP JK MESTRE-ESCRAVO ............................................. 9EXPERIÊNCIA 2 : FLIP-FLOP TIPO D....................................................................... 10EXPERIÊNCIA 3 : FLIP-FLOP D UTILIZANDO ENTRADAS PRESET E CLEAR .... 12EXPERIÊNCIA 4 : OBSERVAÇÃO DO tSET-UP............................................................ 13EXPERIÊNCIA 5 : INTRODUÇÃO DE ATRASO NA LINHA DE CLOCK .................. 14EXERCÍCIOS:.............................................................................................................. 15

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